이재용, ‘첨단 패키징’ 공장 발길 잦아진 까닭

삼성, TSMC보다 10년 뒤졌다는데…

올 3월 인텔을 창업한 고든 무어가 세상을 떠났을 때 ‘무어의 법칙(Moore’s law)’이 새삼 조명받았다. 이는 반도체 회로의 집적도가 2년마다 2배씩 증가한다는 의미다. 공교롭게도 무어가 세상을 떠난 뒤 반도체 산업에서는 ‘무어의 법칙이 이끌던 시대는 이제 끝났다’는 평가가 지배적이다. 미세화에 주력하던 전공정에서 첨단 패키징이 핵심인 후공정으로 반도체 산업의 패러다임 시프트가 이뤄지고 있다는 것이다. ‘모어 댄 무어’ 시대의 처음과 끝이라 할 수 있는 패키징 기술력은 선두 주자인 대만보다 삼성 등 우리 기업이 10년 뒤처졌다는 게 전문가 진단이다.

이재용 삼성전자 회장(가운데)이 지난 2월 17일 천안캠퍼스의 패키징 라인을 방문한 모습. 이 회장은 첨단 패키징 기술 경쟁력과 연구개발(R&D) 역량을 점검했다. (삼성전자 제공)

첨단 패키징 ‘모어 댄 무어’ 각광

2027년 84조원 시장

반도체는 크게 웨이퍼를 제조하고 회로를 새기는 전공정, 칩을 패키징하는 후공정으로 나뉜다. 전통적인 패키징은 단순히 제품을 출하하기 위한 포장 단계로 여겨졌다. 실리콘 웨이퍼상에서 회로를 그린 다음 그것을 개별 반도체 칩(반도체 다이)으로 자른 뒤 여기에 전기 신호가 흐르는 통로를 만들고 외형을 가공해 제품화한다. ‘웨이퍼 레벨 패키징’이라고도 불리는 최근 패키징 공법은 이와 천양지차다. 기존에는 웨이퍼를 개별 반도체 칩으로 자르는 ‘다이싱(Dicing)’을 거쳐 각 칩을 패키징했다면, 웨이퍼 레벨 패키징은 회로가 그려진 거대한 웨이퍼상에서 여러 개의 칩을 한꺼번에 패키징하는 것이 특징이다. 크게, 기존 공정은 실리콘 웨이퍼 → 다이싱 → 패키징 순서라면, 웨이퍼 레벨 패키징은 웨이퍼 → 패키징 → 다이싱 순서다. 전공정에 해당하는 ‘웨이퍼 레벨’에서 패키징이 이뤄지므로, 더는 후공정이라 부르기도 힘들다.

여러 개 칩을 입체적으로 배열해 집적도를 높이는 첨단 패키징 기술은 ‘모어 댄 무어’ 시대에 더욱 각광받는다. 시장조사 업체 욜인텔리전스에 따르면, 2021년 374억달러(약 48조원) 규모였던 첨단 패키징 시장은 2027년 650억달러(약 83조5000억원)로 확대될 전망이다.

패키징의 달라진 위상은 여러 대목에서 짐작할 수 있다. 단적인 예가 이재용 삼성전자 회장이 올 2월 삼성전자 천안·온양캠퍼스를 찾은 것이다. 이 회장은 고대역폭메모리(HBM), 웨이퍼 레벨 패키지(WLP) 등 첨단 패키징 기술이 적용된 생산라인을 둘러봤다. 이 회장은 올 2월 이전에도 여러 차례 이곳을 찾았다고 알려진다. 반도체업계 관계자는 “과거 삼성 온양 공장은 총수 일가가 한 번도 다녀간 적 없을 정도로 주목도가 떨어졌던 생산라인”이라며 “이 회장이 여러 번 이곳을 찾았다는 것은 삼성 반도체의 명운이 패키징 기술에 달렸음을 보여주는 상징적인 사건”이라고 해석했다.

패키징에서 최근 각광받는 기술은 이름도 생소한 ‘칩렛(Chiplet)’과 ‘이종(異種)집적(HI·Heterogeneous Integration)’이다. 칩렛은 독립적으로 생산한 여러 칩을 연결해 블록처럼 조립하는 기술을 말한다. 서로 다른 기능의 반도체 칩을 레고 블록처럼 연결해 고성능 반도체를 생산한다는 점에서 ‘레고 같은 패키지(Lego-like package)’라고도 불린다. 이종집적은 시스템과 메모리 등 서로 다른 반도체 칩을 하나의 패키지로 구현하는 것을 뜻한다.

최근에는 칩렛 기술이 진화를 거듭하면서 ‘3D 칩렛 구조의 이종집적’ 기술로 한 단계 도약했다. 이때, 시스템과 메모리 반도체를 수평으로 배열하면 2.5D 패키지, 수직으로 쌓는 적층 방식을 쓰면 3D 패키지로 분류된다.

칩렛과 이종집적 기술을 가장 적극적으로 활용하는 기업은 미국의 AMD로, 2019년 출시된 ‘Zen2’ 아키텍처가 대표적이다. 초기 Zen2가 칩렛(칩 블록)을 2차원 평면으로 결합했다면, 2021년에는 3D로 결합하는 방식도 포함했다.

칩렛 기술이 각광받는 이유는 결국 수율 때문이다. 생산 관리 관점에서는 대면적 칩 1개보다 여러 개의 작은 칩 생산이 수율이 높다. 반도체를 생산할 때 웨이퍼에 그려진 회로가 설계대로 100% 구현될 수는 없으며 일정 수준 결함이 존재한다. 가령, 결함율이 50%라고 가정하자. 이때, 1개의 웨이퍼에서 커다란 칩 100개를 생산하면 수율은 50%다. 반면, 1개의 웨이퍼에서 작은 칩 1000개를 생산하면 수율은 95%로 상승한다. 반도체는 기술력이 원가의 대부분을 차지하는 특수 산업이다. 수율이 곧 제조원가라는 점에서 칩렛은 비용 관점에서 비교 불가다.

3D 적층 핵심 기술

2년마다 층수 2배↑

특히, 3D 적층은 앞으로 반도체 산업의 패러다임을 규정하는 핵심 기술이라는 데 이견이 없다. 칩을 수직으로 쌓으면 전자 이동 거리가 짧아져 전류의 이동 속도가 개선되고 이는 데이터 처리 속도 향상으로 이어진다. 3D 적층은 CMOS 이미지센서, HBM 등에 적용될 뿐 아니라, 다양한 영역으로 확대 중이다. 기능별 칩을 따로 제작한 후 단일 칩에 집적하는 칩렛, 웨이퍼와 웨이퍼를 적층하는 W2W 본딩, 웨이퍼 전면과 후면을 모두 활용하는 BSPDN 등 첨단 패키징 공법에는 고도의 3D 적층 기술이 필수적이다.

김정호 한국과학기술원(KAIST) 전기·전자공학부 교수는 수년 전부터 여러 논문을 통해 “앞으로는 트랜지스터 수가 아니라 ‘3차원 반도체 적층 구조’에서 답을 찾아야 한다”고 강조했다. 그러면서 “앞으로 2년마다 수직으로 적층되는 메모리 칩 또는 셀의 층수가 2배가 될 것”이라 예측했다. 그는 이런 주장을 자신의 성을 따 ‘김의 법칙(Kim‘s Law)’이라 명명했다. 김 교수 주장은 미국 ‘조지아공대 패키징 학회’ ‘환태평양 패키징 학회’ 등에서 발표돼 주목받았다.

최광석 ETRI 실장은 “3차원 적층 과정을 통해 메모리의 중요 성능인 대역폭을 증가시키고 신호 지연을 최소화하면서 사용 전력도 극소화할 수 있다”며 “4차 산업혁명 시대에 ‘김의 법칙’은 미래 반도체 발전 방향을 제시한 것”이라고 평가했다.

종합하면, 이런 기술이 각광받는 것은 최근 ‘경박단소(가볍고 얇고 짧고 작음)’를 특징으로 하는 고성능 IT 기기의 발전 때문이다. 예컨대, 삼성 엑시노스를 비롯한 애플리케이션 프로세서(AP)는 스마트폰이나 각종 IT 기기에서 두뇌 역할을 하는 핵심 반도체다. AP에는 그래픽처리(GPU), 중앙처리(CPU), 메모리 등 모든 연산 기능이 집약된다. 비용 절감과 면적 감소를 위해서다.

그러나 삼성을 비롯한 우리 반도체 기업의 패키징 기술력은 선두 주자로 평가받는 대만보다 10년가량 뒤처졌다는 평가를 받는다. 무엇보다 TSMC는 파운드리와 패키징으로 이어지는 일련의 과정을 통합적으로 구축하는 데 탁월한 역량을 보인다. 엔비디아 같은 칩 제조사는 파운드리와 패키징 등의 전체 프로세스를 하나의 업체에 맡기고 싶어 한다. 5㎚ 이하 선단 공정 기술과 패키징 역량까지 모두 갖췄다는 점은 TSMC의 최대 강점으로 평가된다.

TSMC는 이미 2011년부터 칩렛 기술을 개발해 양산하기 시작했고 한국이 목표로 하는 2.5D 패키징을 양산 중인 단계다. 특히 TSMC는 반도체 칩을 수직으로 쌓는 3D 패키징에 ‘3D 패브릭’이라는 브랜드명을 붙여 기술 개발에 속도를 내왔다. 이름도 생소한 SoIC, InFO, CoWos 등이 모두 TSMC의 ‘3D 패브릭’ 브랜드에 속한다.

SoIC는 ‘System On Intergrated Chips’의 영문 첫 글자를 땄다. 기존 3D 방식보다 전자 이동 통로가 더 가늘고 칩을 가까이 붙여 데이터 전송 속도가 대폭 빨라졌다. InFO는 ‘Integrated Fan Out’의 영문 첫 글자를 딴 용어다. 이는 칩 바깥으로 배선을 빼서 고성능 칩의 최종 패키지 두께를 줄이고 성능을 높이는 기술이다. 과거 애플이 자사 AP 칩 수탁사였던 삼성을 버리고 TSMC를 택하는 데 결정적 역할을 한 기술로 알려진다.

대만 TSMC는 반도체 첨단 패키징에서 삼성보다 10년가량 앞서 있다는 평가다. 삼성은 TSMC 출신 핵심 엔지니어를 영입하는 등 경쟁력 강화에 속도를 내고 있다. (AP)

TSMC는 2011년부터 2021년까지 10년간 5세대에 걸쳐 2.5D 패키징도 발전시켰다. ‘CoWoS’라고 불리는 이 기술은 생산 수율이 낮은 대면적 칩을 4개로 나눈 뒤 이들이 마치 단일 칩처럼 동작하도록 ‘실리콘 인터포저(Si Interposer)’라는 특수 부품으로 연결한 것이다. 기판에 평면적으로 연결하는 기존 방식과 구분해 ‘2.5D’ 패키징으로도 불린다. 산업계에서는 TSMC의 첨단 패키징 기술이 사실상 업계 표준으로 자리 잡았다고 본다.

반면, 삼성전자는 2021년에서야 ‘I-Cube(아이큐브)’라고 명명한 2.5D 패키징 기술을 선보였다. 본격적인 양산까지는 시일이 걸릴 것으로 전해진다.

문제는 대만과 한국의 반도체 후공정 인프라 차이가 워낙 커 단기간에 이를 따라잡기가 매우 힘들다는 데 있다. 글로벌 10대 반도체 후공정(OSAT) 기업에서 국내 기업은 전무하다.

시장조사업체 욜디벨롭먼트에 따르면, 2021년 반도체 후공정 매출 순위는 1위 ASE(대만), 2위 앰코(미국), 3위 JCET(중국), 4위 파워테크(대만), 5위 통푸마이크로일렉트로닉스(중국)이며, 상위 10개 업체에서 대만 6개, 중국 3개, 미국 1개 기업이 차지한다.

후공정 고도화를 위해서는 소재, 제조, 장비 등을 아우르는 통합적인 기술력이 요구되는데 TSMC를 필두로 한 대만 업체는 일찌감치 인프라 고도화에 뛰어들었다. TSMC는 팹리스 업체에 턴키 솔루션(제조와 패키지, 테스트 등이 모두 가능)을 제공하며 고객사를 확보해왔고 후공정 업체와 기술 협력을 꾸준히 해왔다.

다급해진 삼성전자는 지난해 말 조직 개편을 통해 DS 부문 직속으로 AVP(어드밴스드패키징)팀을 신설했다. AVP사업팀 부사장으로 TSMC 출신의 린징청을 영입해 주목받았다. 린징청 부사장은 TSMC에서 3차원 패키징 기술의 토대를 마련했다는 평가를 받는다. 반도체업계에서는 그의 영입을 두고 과거 삼성 파운드리에 몸담았던 TSMC 출신 양몽송 부사장에 견줘 ‘제2의 양몽송’이 될지 주목하는 시각이 적지 않다. 양몽송 부사장은 반도체 공정기술 핀펫(FinFET) 분야 최고 전문가다. 2014년 삼성 파운드리가 세계 최초로 ‘14㎚’ 핀펫 공정을 가장 먼저 개발해 TSMC를 바짝 긴장시킬 수 있었던 것도 그의 영입 덕분이라는 게 반도체업계 평가다.

한편, 삼성은 내년 2분기부터 4개의 HBM을 GPU 등과 함께 배치한 ‘아이큐브 4’를 양산하고 3분기에는 8개의 HBM을 배치한 아이큐브 8을 양산한다.

[본 기사는 매경이코노미 제2222호 (2023.08.16~2023.08.22일자) 기사입니다]