삼성전자 vs TSMC, 사활 건 ‘나노 경쟁’…3나노 완패한 ‘삼성’ 2나노에서 역전할까

삼성전자가 글로벌 파운드리(반도체 수탁생산) 1위 업체 대만 TSMC 추격의 고삐를 죈다.

삼성전자는 최근 미국 실리콘밸리 새너제이에서 열린 ‘삼성 파운드리 포럼(SFF) 2023’에서 2나노미터(㎚·1㎚는 10억분의 1m) 양산 계획을 밝혔다. 삼성전자가 2나노 공정 로드맵을 밝힌 것은 이번이 처음이다. 현재 10㎚ 이하 공정은 전 세계 주요 파운드리 업체 가운데 TSMC, 삼성전자만이 양산 가능하다. 그중에서도 현재 4·5㎚ 공정이 최선단 공정에 해당한다. 2나노 공정은 이보다도 훨씬 고도화된 미세 공정이다. 글로벌 파운드리 기업 대부분은 2나노 공정 양산에 관한 대략적인 시기만 밝혔다. 삼성전자는 2나노의 구체적인 양산 로드맵으로 주요 고객을 선점해 초미세 공정 시장을 주도하겠다는 계획이다.

삼성, “2025년 2나노 양산”

3나노 이하 공정 차세대 격전지

‘SFF 2023’에서 삼성전자는 “2025년 2나노 공정으로 모바일 반도체를 양산하고, 2026년 고성능컴퓨팅(HPC), 2027년 차량용 제품을 제조하겠다”고 밝혔다. 최시영 삼성전자 파운드리사업부 사장은 기조연설에서 “인공지능(AI) 혁명이 전 산업에서 새로운 시대를 열고 있다”며 “삼성전자는 AI 반도체에 가장 최적화된 트랜지스터 기술을 계속 혁신해 AI 기술 패러다임 변화를 주도하겠다”고 강조했다.

이날 포럼에서 삼성전자는 2나노 공정 로드맵을 설명하는 데 상당 시간을 쏟았다. 3나노 이하 초미세 공정은 파운드리 산업의 차세대 격전지다. 글로벌 시장조사기관 옴디아는 3나노 이하 공정 매출 규모가 올해 84억5000만달러(약 11조원)에서 2026년에는 4.5배 수준인 381억8000만달러로 급증한다고 봤다. 3나노 이하 공정은 높은 전력 효율이 요구되는 고성능 AI 반도체 제조에 최적화된 기술로 꼽힌다. 삼성전자는 “2나노 공정은 3나노 공정에 비해 성능은 12%, 전력 효율은 25% 좋아질 것”이라고 밝혔다.

초미세 공정을 향한 기술 경쟁이 갖는 의미를 명확히 이해하려면 ‘나노’의 속뜻부터 정확히 짚어야 한다.

반도체 칩 속에는 수십억 개의 트랜지스터가 들어간다. 트랜지스터는 전류나 전압을 증폭하거나 스위칭하는 역할을 맡는다. 집적회로에 쓰이는 트랜지스터는 거의 대부분 ‘모스펫(MOSFET)’ 구조다. 이 트랜지스터는 크게 전류의 흐름이 시작되는 ‘소스’, 전류가 지나가는 ‘게이트’와 ‘채널’, 전류가 도달하는 목적지인 ‘드레인’ 등으로 이뤄진다. 여기서 나노는 게이트에 의해 만들어지는 ‘채널의 길이’를 뜻한다. 쉽게 말해, ‘소스’에서 시작된 전류의 흐름이 목적지인 ‘드레인’으로 도달하기 위해 거쳐야 하는 길(채널)을 의미한다.

결국 5나노, 4나노, 3나노 등으로 숫자가 줄어드는 건 전류가 드나드는 길이 짧아진다는 의미다. 전류가 드나드는 통로가 단축되면 총 저항이 감소하므로 전력 효율이 개선되고 발열도 줄어든다. 목적지까지 도달하는 길이 짧아지므로 소자의 속도도 빨라진다. 즉, 채널 길이 감소 → 전류 이동 속도 증가 → 소자 속도 증가 → 소비전력 감소 → 발열 감소 → 저항 감소 등의 선순환이 가능하다. 대부분 반도체 회사가 ‘나노 경쟁’을 벌이는 이유가 여기에 있다. 한정된 에너지원으로 전력을 최대한 효율적으로 사용하면서 발열도 잡아야 하기 때문이다.

다만, 최근 반도체업계에서는 ‘나노=채널 길이’를 뜻하기보다는 일종의 기술 마케팅 용어에 가깝다고 본다. 과거 ‘레거시 공정’에서는 공정 미세화가 채널 길이 축소를 뜻했지만 최근에는 판도가 달라졌다. 반도체 집적회로의 성능 개선은 공정 미세화뿐 아니라, 신소재 사용, 트랜지스터 구조 변화 등 다양한 요인이 작용한다. 가령, 4㎚에서 2㎚로 미세 공정이 진보했단 주장은 ‘반도체 성능이 대략 두 배 정도 좋아졌다’는 의미지, 게이트 간격이 실제 2㎚를 뜻하는 것은 아니다.

지난 6월 27일(현지 시각) 미국 실리콘밸리 새너제이에서 열린 ‘삼성전자 파운드리 포럼 2023’에서 최시영 삼성전자 파운드리사업부장(사장)이 기조연설을 하고 있다. 이날 삼성전자는 구체적인 2나노(㎚) 공정 로드맵을 공개해 주목받았다. (삼성전자 제공)

삼성, 초미세 공정서 TSMC와 자웅

GAA 기술 선제 도입 자신감

삼성전자가 이례적으로 2나노 공정 로드맵을 밝힌 것으로 두고 반도체업계에서는 여러 해석이 나온다. 글로벌 파운드리 기업 가운데 2나노 공정의 구체적인 로드맵을 밝힌 곳은 아직 없다. 세계 최대 파운드리인 TSMC는 2025년, 미국 인텔과 일본 라피더스는 2024년과 2027년쯤 양산한다는 대략적인 계획만 밝혔다.

긍정적인 해석으로는 삼성전자가 2나노 공정 양산에 관해 이미 대형 고객사와 유의미한 교감을 나눴을 것이라는 시각이다. 앞서 삼성 파운드리사업부는 4~5나노 공정에서 불거진 수율(생산품 중 양품 비율) 이슈로 그룹 차원에서 징벌적 성격이 강한 경영 진단까지 받았다. 이런 마당에 양산과 수율 등에 관한 자신감 없이 대외적으로 2나노 공정 로드맵을 공언할 가능성은 낮다는 분석이다. 삼성전자는 “2027년 1.4나노 양산도 계획대로 진행할 것”이라고 재확인했다.

삼성전자는 2나노 공정 도입이 TSMC와 유의미한 수준에서 격차를 줄일 계기가 될 것으로 기대한다. 경계현 삼성전자 DS부문 사장이 “5년 안에 TSMC를 따라잡겠다”고 공언한 이유도 2나노 등 초미세 공정에서 TSMC를 앞설 수 있다는 자신감이 깔려 있단 분석이다.

삼성전자가 자신감을 갖는 배경 중 하나가 3나노 공정에 세계 최초로 적용한 게이트올어라운드(GAA) 기술이다.

미세 공정의 난제 중 하나가 ‘터널링’이다. 전류가 지나다니는 트랜지스터 채널 길이가 너무 짧아지다 보니 의도치 않게 전원이 꺼진 상태에서도 누설 전류가 발생하는 것. 쉽게 말해, 수도꼭지를 잠근(전원 오프) 상태에서도 수돗물이 뚝뚝 떨어지는 상황과 비슷하다. 전류가 누설되면 고성능 IT 기기에서 강조되는 ‘경박단소(가볍고 얇고 짧고 작음)’의 핵심인 저전력 기술이 무력화된다.

삼성이 자랑하는 GAA는 몇 세대의 발전을 거쳐 초미세 공정의 신기술이 집약됐다.

초기 트랜지스터는 평판 구조로 전류가 지나다니는 게이트와 채널이 모두 하나의 평면에 맞닿았다. 평판 트랜지스터 구조로 누설 전류를 최소화할 수 있는 미세 공정은 대략 20나노 정도가 한계였다. 이를 보완하려 등장한 기술이 ‘핀펫’이다. 채널 모양이 상어 지느러미(Fin)를 닮았다고 핀펫이라 부른다. 핀펫은 기존 평면 트랜지스터를 3차원 구조로 세운 것. 전류가 지나다니는 길을 뜻하는 채널이 막대 블록처럼 세워져 있어 게이트와 채널이 3면에서 맞물린다. 즉, 기존 2D 방식 평면 구조에서는 전류가 1개 채널로만 흘렀다면, 핀펫 3차원 구조에서는 전류가 3개 채널로 흐른다. 3면에서 전류 흐름을 통제할 수 있으므로 전력 효율성이 개선돼 누설 전류를 확실하게 잡을 수 있게 됐다.

그러나, 핀펫 구조도 3㎚ 이하 공정에서는 한계가 발생한다. 그래서 삼성전자가 개발한 기술이 GAA다. 핀펫 구조가 3면에서 채널과 게이트가 접했다면, GAA는 게이트가 채널 4면을 둘러싼다. 접촉 면적이 넓어 전력 효율이 더욱 개선됐다. 삼성전자에 따르면, 3나노 GAA 1세대 공정은 기존 5나노 핀펫 공정과 비교해, 전력은 45% 절감되고 성능은 23% 향상된다. GAA 2세대 공정의 경우, 전력은 50% 절감되고 성능은 30% 향상된다. 결국 2나노부터 TSMC·인텔 등도 GAA를 표준 기술로 채택할 가능성이 높으므로, 선단 공정에서 시행착오를 겪은 삼성전자가 유리하다는 시각이다.

반도체업계 관계자는 “삼성전자가 전체 파운드리 시장에서 단기간에 TSMC와 점유율 격차를 따라잡는 것은 불가능에 가깝다”며 “다만, 3나노 이하 첨단 선단 공정에서는 차근차근 고객 신뢰를 확보해 TSMC와 최소한 대등한 수준에서 경쟁을 벌일 수 있다는 목표를 세운 것으로 안다”고 귀띔했다.

3나노선 TSMC에 완패

수율 개선 아직 불확실

그러나, 삼성의 파운드리를 여전히 회의적인 시선으로 바라보는 시각이 적지 않은 것도 사실이다. 삼성이 2나노 선단 공정을 강조한 것은 달리 말해, 3나노 공정에서는 TSMC 대비 비교 우위를 확보하지 못했다는 의미로도 해석된다. 삼성전자는 지난해 6월 세계 최초로 GAA 기술을 적용한 3나노 기반 공정의 초도 양산을 시작했다고 밝혔다. 하지만, 아직 삼성전자가 대형 고객사의 반도체 위탁생산 물량을 수주한 사례가 외부에 알려진 적은 없다.

반면, TSMC는 애플은 물론 엔비디아와 AMD, 인텔 등을 이미 3나노 고객사로 선점했다. IT 전문지 WCCF테크에 따르면, TSMC는 최근 일본에서 기술 심포지엄을 열고 다양한 3나노 파생 공정의 기술적 우수성을 알리는 데 주력했다. TSMC가 3나노 기반 파생 공정을 소개하는 데 집중한 것은 기존 고객사를 3나노 파생 공정으로 순차적으로 위탁받을 것이라는 자신감을 반영한 것으로 해석된다.

삼성전자가 지난해 수율 논란에 휘말렸던 4~5나노 공정에서 실제 어느 정도 수준으로 개선이 이뤄졌는지도 명확히 밝혀진 게 없다. 지난해 4~5나노 공정에서 수율 이슈가 불거진 뒤 열린 콘퍼런스콜에서 강문수 삼성전자 파운드리사업부 부사장은 “5나노 공정은 현재 성숙 수율 단계로 접어들었다”며 “4나노는 초기 수율 향상이 다소 지연됐지만 현재는 계획한 수율 향상 구간에 진입했다”고만 밝혔다. ‘성숙 수율 단계’라거나 ‘계획한 수율 향상 구간’이라는 식으로 모호하고 추상적인 표현이 제시됐을 뿐이다.

물론 TSMC도 공정별로 정확한 수율을 제시한 적은 없다. 다만, TSMC는 공정별 매출액을 공개하므로 간접적으로 공정별 수율을 짐작할 수는 있다. 삼성전자는 공정별 매출을 전혀 발표하지 않는 데다 수율 개선 정도에 대해서도 모호한 표현으로 일관한다. 이 탓에 여러 해석이 부딪히며 불확실성을 키우는 상황을 자초한다는 지적도 나온다. 반도체업계 관계자는 “4~5나노 공정에서도 수율 이슈를 완전히 극복하지 못했는데, 2나노 공정에서 삼성전자 생산 관리의 효율성을 바라보는 시각에 의구심이 섞여 있는 것도 사실”이라고 전했다.

한 차례 잡음이 불거졌던 수율 관련 평판을 극복하는 것도 숙제다. TSMC는 3나노 공정에서 성숙도가 높은 다양한 파생 기술을 앞세워 고객사를 싹쓸이했다. 특히, 중앙집중적인 구조 아래 대량생산에 주력하는 메모리와 달리, 시스템 반도체는 고객사에 특화하므로 범용성이 낮다. 고객사 입장에서는 적기에 대량의 물량을 안정적으로 공급받는 게 중요하다. 아직 고객사 레퍼런스가 축적되지 않은 삼성의 3나노 GAA를 선택할 유인이 부족하다. 삼성이 확보했다는 GAA 기반 3나노 공정 수주도 그 규모는 미미한 것으로 알려진다. 김양재 다올투자증권 애널리스트는 “고객사들은 신규 GAA에 대해 다소 보수적인 자세”라며 “전 세계 최초 양산이라는 의미가 있지만 삼성전자의 실적 기여에는 극히 제한적일 것”이라고 말했다.

삼성전자는 2~3나노 공정에서는 단기적으로 삼성전자 시스템LSI사업부의 제품부터 적용해 3나노 수율을 유의미한 수준으로 끌어올린 뒤 퀄컴, 엔비디아 등 대형 외부 고객사를 유치하는 전략을 밟을 것으로 관측된다.

한편, 삼성전자는 ‘시스템 반도체 비전 2030’ 현실화를 위해 2027년까지 선단 공정 생산능력을 2022년보다 3배 이상 확대한다. 특히 클린룸을 선제적으로 건설한 뒤 향후 시장 수요와 연계한 탄력적인 설비 투자로 생산능력을 조절하는 ‘쉘 퍼스트’ 전략에 집중한다는 계획이다. 삼성전자는 3나노 공정을 발판 삼아 2026년까지 파운드리 고객사를 300곳 이상 확보한다는 목표다.

[본 기사는 매경이코노미 제2217호 (2023.07.12~2023.07.18일자) 기사입니다]