나노 넘는 쌓기·잇기의 기술… 반도체 업계 ‘패키징’에 승부수

자체 제작 선호 인텔, 칩렛 방식 선회
패키징 강자 TSMC 러브콜 잇따라
삼성도 적층기술 고도화 속도 붙여

반도체 산업생태계에서 ‘패키징 경쟁’이 뜨거워지고 있다. 반도체 초미세공정이 나노미터(10억분의 1m)를 넘어 옹스트롱(100억분의 1m)에 도달하면서 발전 속도는 더뎌지고 있다. 이에 반도체 기업들은 초미세공정의 한계를 극복하는 대안으로 패키징 기술에 주목한다. 패키징 기술을 잘 활용하면, 반도체 성능을 끌어올리면서 전력 소모를 대폭 줄일 수 있기 때문이다. 패키징이 새로운 전쟁터로 떠오른다.

10일 업계에 따르면 인텔은 올해 하반기에 출시할 예정인 14세대 노트북용 칩셋 메테오레이크에 여러 개의 반도체를 이어 붙이는 방식인 ‘칩렛’을 최초로 도입한다. 중앙처리장치(CPU)는 극자외선(EUV) 공정을 적용한 인텔4(7나노) 공정으로 만든다. 그래픽처리장치(GPU), 입출력장치 등의 일부 공정은 TSMC에 맡긴다. 이렇게 만든 ‘조각’들을 인텔의 자체 개발 3D 반도체 적층기술인 포베로스를 기반으로 패키징한다.

인텔은 과거에 모든 칩셋을 자체 제작했지만, 팻 겔싱어 최고경영자(CEO)의 취임 이후에 기류가 달라졌다. 그는 외부 파운드리를 적절히 활용하겠다고 선언했다. 이른바 ‘IDM 2.0’ 전략이다. 인텔의 선택에는 TSMC, 삼성전자와 비교해 초미세공정 경쟁력이 떨어지는 상황에서 불가피한 측면이 있다. 인텔4는 인텔의 첫 번째 7나노 공정 도전이다. 아직 수율을 어느 정도 확보했는지 장담할 수 없다. 메테오레이크 전체를 인텔4 공정으로 만들었다가 수율 확보를 못하면, 큰 위험을 감수할 수밖에 없다. 여러 구성 요소 중 하나만 불량이 발생해도 전체가 불량품으로 전락한다.

하지만 CPU만 따로 떼어내 인텔4 공정으로 만들면 얘기가 달라진다. CPU 불량이 제품 전체의 불량은 아니기 때문이다. 반도체 업계 관계자는 “필요한 부분은 외부에서 가져다 성능을 향상하고, 불량을 줄여 수율을 끌어올릴 수 있다는 점에서 칩렛 방식은 긍정적”이라고 분석했다.

엔비디아, AMD, 애플 등이 TSMC에 줄을 대는 배경에는 초미세공정, 풍부한 반도체 설계자산(IP) 뿐만 아니라 앞선 반도체 패키징 기술력이 자리한다는 분석도 나온다. 특히 TSMC가 2012년부터 도입한 ‘칩-온-웨이퍼-온-서브스트레이트(CoWoS)’가 대표적이다. 반도체에 일반적으로 사용하는 인쇄회로기판(PCB) 대신 인터포저라는 판 위에 메모리와 로직 반도체를 올리는 기술이다. CoWos를 사용해 패키징을 하면 반도체 크기를 줄이면서 칩들의 연결을 빠르게 할 수 있다. 이런 이유로 인공지능(AI)이나 고성능컴퓨팅(HPC)이 필요한 분야에서 수요가 크게 늘고 있다.

대만 디지타임스에 따르면 TSMC는 2024년 말까지 CoWoS 용량을 2배 가량 확장할 계획이다. 이 가운데 절반을 엔비디아에서 가져갈 전망이다. AMD도 CoWoS 용량 추가 예약에 나서고 있다. 두 회사는 모두 AI 반도체 제작에 열을 올리고 있고, CoWoS는 AI 반도체 제작에 사용된다. 엔비디아의 A100, H100와 AMD의 MI100, MI200, MI300 등은 이 공정을 사용하고 있다.

삼성전자도 패키징 경쟁에 뛰어들어 속도를 붙이는 중이다. 삼성전자는 지난해 12월 DS부문 안에 ‘어드밴스드 패키징(AVP) 사업팀’을 신설했다. 전 세계에서 유일하게 메모리, 파운드리, 패키지 사업을 모두 하고 있다는 특징을 살려 최선단 로직 반도체와 HBM 등의 고성능 메모리 반도체를 하나로 연결한 2.5차원, 3차원 패키지 제품을 공급하겠다는 전략이다.

삼성전자는 지난 2015년 고대역폭 메모리 HBM2 출시를 시작으로 2018년 I-큐브(2.5D), 2020년 X-큐브(3D) 등 패키징 적층기술을 선보였다. 오는 2024년에 더 많은 데이터를 처리할 수 있는 마이크로범프(u-Bump)형 X-큐브를 양산하고, 2026년에 범프리스형 X-큐브를 선보일 계획이다.

김준엽 기자 snoopy@kmib.co.kr

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