화웨이, 새로운 반도체 법칙 공개 “2031년 1.4나노급 생산”

허팅보 사장, 무어의 법칙 대응한 타우의 법칙 발표
반도체 폭 더 줄이지 않고도 성능 향상 가능한 기술
가을 출시할 신형 칩 적용, TSMC와 기술 격차 줄여

[베이징=이데일리 이명철 특파원] 중국 기술기업 화웨이가 기존 반도체 업계에서 적용하던 원리인 ‘무어의 법칙’을 대체할 새로운 설계 법칙을 발표했다. 이를 통해 2031년부터는 1.4nm(나노미터·10억분의 1m) 칩 양산에 들어간다고 밝혔는데 기술 자립을 통해 미국의 제재를 돌파하겠다는 의지를 보인 것이다.

허팅보 화웨이 반도체 사업부 사장이 지난 25일 국제회로시스템세미나에서 강연하고 있다. (사진=화웨이)

화웨이는 전날 상하이에서 열린 전기전자공학회(IEEE)의 국제회로시스템세미나(ISCAS 2026)에서 허팅보 반도체 사업부 사장이 ‘새로운 반도체 발전 방향’ 주제로 기조 강연했다고 26일 밝혔다.

허 사장은 강연에서 반도체 산업의 새로운 원칙인 ‘타우(τ) 법칙’을 발표했다. 반도체엔 원래 물리적인 개념의 ‘무어의 법칙’을 적용해왔다. 트랜지스터를 작게 만들어 같은 면적에 더 많이 집어넣으면 성능과 효율이 좋아지는 것인데 그래서 반도체 회로 선폭을 28nm→14nm→7nm→3nm 등으로 줄여오는 개발이 계속됐다.

허 사장은 “최근 50년 이상 반도체 산업을 이끌어온 무어의 법칙이 심각한 물리적 한계와 경제적 효율성 저하에 직면했다”면서 “트랜지스터의 기하급수적 스케일링 속도 둔화와 비용 효율성 감소로 점점 더 어려움을 겪고 있다”고 지적했다.

그러면서 “업계는 기존 공정의 물리적 한계를 극복하고 급증하는 컴퓨팅 수요에 부응할 새롭고 지속 가능한 진화 경로를 찾는 게 시급하고 공통적인 과제”라고 덧붙였다.

타우 법칙은 선폭을 줄이지 않아도 신호 이동 시간을 줄이면 반도체 성능을 계속 높일 수 있다는 원리다. 구체적으로는 논리 회로를 물리적으로 적층, 즉 접어서 성능을 높이는 ‘로직폴딩’ 방식이다.

화웨이는 이 법칙 기반으로 지난 6년간 381개의 칩을 설계·양산해 다양한 산업·시장에 공급했다고 전했다. 올해 가을에 출시할 예정인 신형 기린 칩에도 이러한 논리 적층 설계를 적용해 성능을 크게 높일 계획이다.

아울러 2031년까지 14nm 공정에 해당하는 트랜지스터 밀도를 구현할 것으로 예측했다. 세계 최대 파운드리(반도체 위탁생산) 업체인 TSMC는 2028년 1,4nm 칩 양산을 시작할 예정이라고 밝힌 바 있다.

현재 TSMC와 화웨이의 생산 파트너인 중국 SMIC간 기술 격차는 약 5년으로 평가되는데 이렇게 되면 양사 기술 격차는 3년 수준으로 줄어들게 된다.

허 사장은 “개방성과 협력이 반도체 산업의 지속적인 발전을 이끄는 핵심으로 한 회사만으로 반도체 발전의 모든 해답을 찾을 수는 없다”면서 “τ 법칙을 통해 전세계 과학자, 엔지니어, 업계 파트너들과 긴밀히 협력해 반도체·전자 산업의 지속 가능한 발전을 이끌길 기대한다”고 말했다.

이명철 (twomc@edaily.co.kr)