KAIST, 반도체 ‘양자 한계’ 극복할 원자 단위 전산 설계 플랫폼 구축

반도체는 어디까지 작아질수 있을까 AI 연구 이미지. 사진=KAIST 제공

[충청투데이 조정민 기자] 반도체 제조기업들이 2nm(나노미터)에 달하는 미세화 경쟁에 나서는 가운데 물리적 한계에 부딪힌 트랜지스터의 구조적 설계 문제를 원자 수준에서 해결할 실마리가 마련됐다.

14일 KAIST에 따르면 전기및전자공학부 김용훈 교수 연구팀이 차세대 반도체 소자의 핵심인 트랜지스터 미세화 한계를 분석하고 최적화할 수 있는 전산 설계 플랫폼을 구축했다.

이번 성과는 실제 소자를 제작하기 전 컴퓨터 시뮬레이션을 통해 물리적 동작 가능성을 정밀하게 예측할 수 있다는 점에서 주목을 받고 있다.

반도체 산업은 성능과 전력 효율을 올리기 위해 트랜지스터 크기를 지속적으로 줄여왔다.

그러나 크기가

그러나 크기가 지나치게 작아지면 전자가 에너지 장벽을 뚫고 지나가는 '양자터널링' 현상이 발생해 전류 제어가 어려워지는 난관에 봉착한다.

금속 전극과 반도체가 맞닿는 접촉부에서 발생하는 복잡한 양자 현상은 실험적으로 규명하기가 사실상 불가능해 기술 개발의 난제로 꼽혔다.

연구팀은 이 문제를 해결하기 위해 10여 년간 자체 개발한 '다중공간 밀도범함수론(MS-DFT)' 기반의 비평형 양자수송 계산법을 도입했다.

제1원리 전송길이법을 이용한 2차원 반도체 접촉저항 및 임계 터널링 길이 분석. 사진=KAIST 제공

이를 통해 기존 정적인 계산 방식에서 벗어나 전압이 걸린 실제 소자 작동 환경에서 전류가 흐르는 양상을 원자 단위로 정밀하게 분석했다.

이번 연구의 핵심은 '임계 터널링 길이'의 재정립이다. 연구팀은 단순히 반도체 선폭만을 줄이는 것이 아니라 어떤 금속 전극과 접촉 구조를 선택하느냐에 따라 트랜지스터의 동작 한계가 달라진다는 점을 정량적으로 증명했다.

실험 결과 특정 접촉 구조에서는 전자가 새어 나가는 한계 지점을 4nm 미만까지 낮출 수 있음을 확인했다.

이번 연구는 차세대 모미세 AI 반도체 소자 개발 과정에서 시행착오를 줄이고 개발 기간을 단축할 수 있을 것으로 기대된다.

연구를 통해 실험적 접근이 어려운 'sub-10nm' 영역에서 설계 가이드라인을 제시했다는 점에서 차세대 반도체 시장의 판도를 바꿀 핵심적 자산이 될 전망이다.

김용훈 교수는 "차세대 트랜지스터가 어디까지 작아질 수 있는지를 규정할 새로운 물리적 기준을 제시했다는 점에서 의미가 크다"며 "실험적으로 확인하기 어려운 10nm 이하 영역의 양자역학적 현상을 계산으로 분석해 차세대 트랜지스터 설계에 활용할 수 있는 길을 열었다"고 평가했다.

한편 이번 연구 결과는 계산 분야 학술지인 'npj Computational Materials' 온라인판에 지난 5월 28일 게재됐다.

조정민 기자 jeongmin@cctoday.co.kr