화웨이, 반도체 격차 추격 나선다…"2031년 1.4나노급 구현"

미세공정 대신 회로 구조·적층 설계로 우회
2026년 가을 기린칩 첫 적용
EUV 장비 없이 TSMC·삼성 추격 시도

[출처=화웨이]

중국 화웨이가 첨단 반도체 격차 추격에 나섰다. 미국 제재로 극자외선(EUV) 장비 확보가 막힌 가운데, 공정 미세화 대신 회로 설계와 적층 구조(회로층을 쌓는 방식)로 성능을 끌어올리겠다는 구상이다. 목표는 2031년 1.4나노급 트랜지스터(전류 흐름을 제어하는 반도체 기본 소자) 밀도 구현이다.

25일(현지시간) 로이터통신과 화웨이에 따르면 허팅보 화웨이 반도체 부문 대표는 중국 상하이에서 열린 국제전기전자공학회(IEEE) 국제회로시스템심포지엄(ISCAS 2026) 기조연설에서 ‘타우(τ) 스케일링 법칙’을 공개했다.

화웨이는 이 법칙을 기반으로 설계한 고성능 칩이 2031년까지 14옹스트롬(Å·0.1나노미터), 즉 1.4나노 공정과 동등한 트랜지스터 밀도를 갖출 것으로 예상한다고 밝혔다.

이번 발표는 미국의 반도체 제재가 이어지는 가운데 나왔다. 화웨이는 2019년 미국의 거래 제한 명단에 오른 뒤 첨단 반도체 장비와 미국 기술 접근에 제약을 받아왔다. 중국 최대 파운드리(SMIC·반도체 위탁생산업체)와 함께 7나노급 칩을 구현했지만, TSMC·삼성전자·인텔 등 선두 업체와는 여전히 격차가 있다는 평가를 받아왔다.

화웨이가 제시한 해법은 설계 우회다. 타우 스케일링 법칙은 트랜지스터 크기를 줄이는 방식이 아니라, 신호와 데이터가 이동하는 시간을 줄이는 데 초점을 맞춘다. 화웨이는 회로 간 데이터 이동 시간을 줄이고 여러 회로층을 쌓는 ‘로직폴딩(회로를 접듯 배치해 데이터 이동 거리를 줄이는 구조)’을 활용하면 성능과 효율을 높일 수 있다고 설명했다.

첫 적용 대상은 스마트폰용 기린 칩이다. 화웨이는 올 가을 출시 예정인 기린 칩에 로직폴딩 구조를 처음 적용할 계획이다. 최근 6년 동안 타우 스케일링 법칙에 기반해 381종의 칩을 설계·양산했다고도 밝혔다.

다만 이를 곧바로 1.4나노 공정 양산 성공으로 보기는 어렵다. 화웨이가 제시한 것은 물리적 선폭을 1.4나노로 줄이겠다는 계획이 아니라, 설계·적층·연결 구조를 통해 1.4나노급 트랜지스터 밀도와 성능을 구현하겠다는 목표에 가깝다. 대규모 생산 과정에서 수율과 발열, 여러 칩을 안정적으로 함께 작동시키는 문제가 검증돼야 한다는 지적도 나온다.