SK하이닉스, 인텔 'EMIB' 활용한 차세대 HBM 패키징 다변화 모색

핫칩스서 인텔 EMIB·TSMC CoWoS 나란히 언급
2.5D 패키징 영향 분석…HBM 기술 다변화 모색
이석희 인텔 첨단패키징 총괄…양사 협력 접점 '주목'

이재식 SK하이닉스 아메리카 패키징 엔지니어링 담당 부사장이 지난 23일(현지시간)부터 사흘간 미국 스탠퍼드대에서 열린 반도체 학회

[더구루=정예린 기자] SK하이닉스가 인텔의 첨단 패키징 기술 'EMIB'를 활용한 차세대 고대역폭메모리(HBM) 패키징 다변화를 모색하고 있다. 기존 TSMC의 칩 온 웨이퍼 온 서브 스트레이트(CoWoS) 중심에서 선택지를 넓혀 인공지능(AI) 가속기 고객별 설계 요구에 대한 대응력을 높일 전망이다.

26일 SK하이닉스에 따르면 이재식 SK하이닉스 아메리카 패키징 엔지니어링 담당 부사장은 지난 23일(현지시간)부터 사흘간 미국 스탠퍼드대에서 열린 반도체 학회 '핫칩스(Hot Chips) 2026'에서 AI용 2.5D 패키징이 HBM에 미치는 영향을 설명하며 인텔의 EMIB를 TSMC의 CoWoS-S·CoWoS-R·CoWoS-L과 함께 소개했다. 각 패키징 구조를 비교하고 HBM과 인터포저에 가해지는 기계적 응력이 방식에 따라 달라진다는 점을 짚었다.

이 부사장은 AI용 첨단 패키징이 HBM 신뢰성 관리의 난도를 높이고 있다고 진단했다. 과거 메모리는 시스템 통합 마지막 단계에서 조립됐지만 2.5D 패키징에서는 HBM이 연산 칩과 함께 초기 단계부터 결합돼 이후 공정에서 발생하는 열과 물리적 부담까지 견뎌야 한다는 설명이다.

HBM 고성능화도 패키징 부담을 키우고 있다. HBM4는 입출력(I/O) 수가 HBM3E의 1024개에서 2048개로 두 배 늘고 실리콘관통전극(TSV)도 2만개 이상으로 증가한다. 연산 칩과 HBM을 어떤 구조로 묶느냐가 성능뿐 아니라 발열과 신뢰성에도 직접적인 영향을 주는 셈이다.

CoWoS와 EMIB는 연산 칩과 HBM을 하나의 패키지로 연결하는 대표적인 2.5D 기술이다. TSMC의 CoWoS는 실리콘 인터포저나 재배선층(RDL)을 활용하는 반면 인텔의 EMIB는 필요한 구간에 작은 실리콘 브리지를 기판 안에 삽입해 칩을 연결한다. 대형 실리콘 인터포저 사용을 줄일 수 있어 비용과 확장성 측면에서 대안으로 거론된다.

SK하이닉스는 그동안 TSMC와 HBM 패키징 분야에서 긴밀히 협력해왔다. 양사는 지난 2024년 HBM4 개발과 차세대 패키징 기술 협력을 위한 업무협약(MOU)을 맺고 TSMC 선단 공정을 활용한 HBM4 베이스 다이 개발과 SK하이닉스 HBM·CoWoS 결합 최적화를 추진하고 있다.

인텔과도 EMIB를 활용한 패키징 기술을 검토해온 것으로 알려졌다. 지난 5월 SK하이닉스가 인텔로부터 EMIB가 적용된 기판을 받아 HBM과 시스템반도체를 결합하는 2.5D 패키징 연구개발(R&D)과 테스트를 진행하고 있다는 소식이 전해진 바 있다.

인텔과의 패키징 협력 움직임이 유력 학회 발표에서도 확인되면서 기술 검토가 한 단계 가시화됐다는 해석이 나온다. AI 가속기 업체마다 연산 칩과 HBM을 결합하는 구조가 달라지는 만큼 특정 패키징 방식에만 의존하기보다 복수의 플랫폼에 대응할 기술 기반을 갖추려는 전략으로 풀이된다.

양사의 패키징 접점이 넓어지는 가운데 인텔 핵심 기술 조직에 SK하이닉스 출신 인사들이 포진한 점도 눈길을 끈다. SK하이닉스 대표이사 사장을 지낸 이석희 인텔 파운드리 수석부사장은 EMIB를 포함한 첨단 패키징과 시스템 통합, 후공정 기술 개발·제조를 총괄하고 있다. SK하이닉스 출신 나명희 부사장도 차세대 반도체 기술 연구를 이끌고 있으며 삼성전자 출신 한승훈 수석부사장은 파운드리 고객 확대를 맡고 있다.

이 부사장은 핫칩스에서 HBM 고단화에 따른 두께와 발열 문제도 다뤘다. SK하이닉스는 12단 HBM4를 양산하고 48GB 용량의 16단 제품에 대한 고객 인증을 진행하고 있으며, 20단 이상 적층을 겨냥한 하이브리드 본딩 기술도 연구하고 있다. 베이스 다이의 발열 부위에서 열을 직접 빼내 열저항을 30% 이상 낮추는 차세대 열관리 기술 'iHBM'도 소개했다.