비메모리도 HBM처럼 위로 쌓는다… 삼성, 차세대 3D 반도체 기술 공개

"단독주택을 복층 주상복합으로"
역대 최소 크기 트랜지스터 구현

42㎚ 3차원(3D) 적층 트랜지스터 구조를 세계 최초로 개발한 황동훈(왼쪽부터) 삼성전자 반도체연구소 Logic TD팀 수석 연구원, 권욱현 삼성전자 반도체연구소 Logic TD팀 마스터, 정영채 삼성전자 반도체연구소 Logic TD팀 TL. 삼성전자 뉴스룸 제공

삼성전자가 로직 반도체(시스템 반도체)에서도 D램을 쌓아 만드는 고대역폭메모리(HBM)와 같은 수직 적층 기술을 구현하며 차세대 반도체 기술의 새 장을 열었다.

삼성전자는 17일 뉴스룸을 통해 반도체연구소 연구진이 게이트 피치 42나노미터(㎚) 수준의 3차원(3D) 적층 트랜지스터 구조를 세계 최초로 구현했다고 밝혔다. 해당 연구는 최근 일본 교토에서 열린 '2026 VLSI 심포지엄'에서 베스트 페이퍼로 선정됐다.

이번 연구는 메모리 반도체에서 먼저 적용된 수직 적층 개념을 로직 반도체로 확장했다는 점에서 의미가 있다. 삼성전자는 낸드플래시의 경우 V낸드를 통해 저장 용량 한계를 극복했고, D램 역시 여러 개의 칩을 쌓은 HBM으로 인공지능(AI) 시대 핵심 메모리 시장을 주도하고 있다.

권욱현 삼성전자 반도체연구소 마스터는 "여러 선배 연구진의 개발 역사를 살펴보면 수직 적층 구조를 통해 면적 한계를 돌파해 왔다"며 "낸드플래시에서는 V낸드가, D램에서는 HBM이 대표적이다. 이러한 개발 흐름이 로직 반도체까지 자연스럽게 이어진 것"이라고 말했다.

기존 로직 반도체는 트랜지스터를 평면 위에 나란히 배치하는 방식으로 집적도를 높여왔다. 하지만 소자 간 간격이 좁아질수록 전기적 간섭을 막기 어려워지면서 초미세공정 구현에 어려움을 겪고 있다.

삼성전자는 반도체를 위아래로 쌓아 성능을 높이는 차세대 구조로 이 같은 한계를 극복했다.

정영채 삼성전자 반도체연구소 TL은 "트랜지스터 간격을 줄이다 보면 절연체가 얇아지는데 일정 수준 이하에서는 절연 효과가 사라진다"며 "소자를 수직으로 올리면 수평 방향의 제약이 사라진다. 마치 단독주택 밀집 지역이 복층 주상복합으로 진화하는 것과 같다"고 설명했다.

연구팀은 이번 기술을 통해 기존 업계 최소 수준인 48㎚보다 더 좁은 42㎚ 게이트 피치(트랜지스터 간 간격)를 구현했다. 또 위아래 트랜지스터를 직접 연결하는 새로운 구조를 적용해 집적도를 더욱 높였다.

권 마스터는 "42㎚는 현재까지 산업계에서 구현된 세계 최소 크기의 트랜지스터"라며 "위아래 트랜지스터를 직접 연결하는 구조도 세계 최초로 구현했다"고 설명했다.

연구진은 해당 기술이 향후 AI와 고성능 컴퓨팅용 반도체 경쟁력 강화에도 기여할 것으로 기대하고 있다.

황동훈 삼성전자 반도체연구소 수석연구원은 "수직 적층 구조를 적용하면 같은 면적에 더 많은 트랜지스터를 넣을 수 있다"며 "AI 시대에 고객이 요구하는 더 작은 면적, 더 낮은 전력, 더 높은 성능을 구현하는 데 적합한 구조"라고 말했다.

삼성전자는 이번 연구를 바탕으로 실제 제품 적용을 위한 후속 연구를 이어간다는 계획이다.

권 마스터는 "이번 연구는 건축으로 비유하면 벽돌을 만든 단계"라며 "앞으로 이 벽돌을 활용해 실제 집을 짓는 것처럼 제품화 연구를 이어갈 계획"이라고 말했다.

이상현 기자 ishsy@dt.co.kr