글로벌 반도체 나노경쟁 한계 … 새 승부처는 '첨단 패키징'

반도체 패권 경쟁 2라운드
1라운드는 '선폭 더 얇게'
TSMC 앞서며 시장 장악
2라운드는 '효율적 연결'
종합역량 갖춘 삼성에 기회
화웨이, 로직폴딩 신기술
1.4나노급 밀도 구현 주장

미세 공정 경쟁에 집중됐던 반도체 업계의 승부처가 '첨단 패키징'으로 빠르게 이동하고 있다. 트랜지스터 크기를 줄여 집적도를 높이는 방식으로 성능을 끌어올려온 '무어의 법칙'이 물리적·경제적 한계에 다다랐다는 분석이 나오기 때문이다. 인공지능(AI)의 폭발적 성장에 따라 더 크고 복잡한 패키지 수요가 급증한 점도 한몫한다.

앞으로는 로직과 메모리 등 여러 반도체를 얼마나 효율적으로 결합하고 작동시키느냐가 반도체 산업 패권의 핵심이 될 전망이다.

26일 업계에 따르면 중국 화웨이는 지난 25일 중국 상하이에서 열린 '2026 국제 회로·시스템 심포지엄'에서 새로운 반도체 설계 원리인 '타우 스케일링 법칙'을 공개했다. 허팅보 화웨이 반도체사업부 총재는 기존처럼 트랜지스터 크기를 줄이는 방식이 아니라 칩 내부와 시스템 사이에서 전기 신호가 이동하는 시간을 줄이는 방식으로 성능을 끌어올리겠다고 밝혔다.

화웨이는 이를 기반으로 한 로직 폴딩(회로 배선을 줄여 성능을 높이는 기술)을 통해 2031년까지 1.4나노 공정에 준하는 수준의 트랜지스터 밀도를 구현하겠다는 목표를 제시했다.

이는 미국 제재로 네덜란드 ASML의 극자외선 노광장비 확보가 막힌 중국이 미세 공정 정면 돌파 대신 설계와 패키징, 시스템 최적화로 우회로를 찾겠다는 선언으로 해석된다. 화웨이는 이러한 방식으로 최근 6년간 총 381종의 칩을 설계·양산했다고 전했다.

반도체 패권 경쟁의 1라운드는 '누가 더 작은 회로를 그리느냐'가 기술력의 척도로 이어지는 미세 공정 싸움이었다. 이 경쟁에서 가장 앞서간 TSMC는 애플, 엔비디아, AMD 등 글로벌 고객들을 확보하며 시장을 장악했다. 삼성전자도 3나노 게이트올어라운드(GAA) 공정을 앞세워 추격에 나섰지만 고객 확보와 수율 안정화 측면에서 격차를 좁히는 데 어려움을 겪었다.

하지만 최근 업계에서 미세 공정 경쟁만으로는 AI 시대의 반도체 수요를 감당하기 어렵다는 전망이 나오면서 후공정인 첨단 패키징 중심의 2라운드 경쟁이 본격화하고 있다. 완성된 반도체를 얼마나 효율적으로 쌓고 연결할 수 있는지와 관련된 기술력이 주목받으며 후공정 위상이 높아지고 있다.

2라운드 경쟁에서는 기존 웨이퍼 레벨 패키징(WLP)을 이어 패널 레벨 패키징(PLP)이 차세대 대안으로 부상하고 있다. WLP는 원형 웨이퍼 위에서 패키징 공정을 진행하는 반면 PLP는 사각형 패널 위에서 여러 패키지를 동시에 만드는 방식이다. 원형 웨이퍼는 기업들의 양산 경험이 많아 공정 정밀도가 높고 안정적이라는 장점이 있지만 원형 특성상 대형 AI 칩 패키지를 만들수록 버려지는 면적이 생기는 한계가 있다. PLP는 대형 사각 패널을 활용하는 만큼 면적 활용률을 높일 수 있다. 특히 AI 반도체처럼 패키지 크기가 커지고 HBM 등 여러 칩을 함께 붙여야 하는 제품의 경우 면적이 넓고 소재 낭비를 줄일 수 있는 대형 패널 활용의 장점이 극대화된다.

PLP를 포함한 첨단 패키징 전환은 삼성전자에 기회가 될 수 있다. 앞선 미세 공정 경쟁에서는 TSMC가 앞서갔지만 첨단 패키징 등 후공정에서는 메모리, 파운드리, 패키징을 함께 제공할 수 있는 종합 역량이 중요해지기 때문이다. 이들을 모두 보유하고 있는 삼성전자는 고객 요구에 따라 설계·제조·패키징을 한데 묶어 AI 반도체 전체 시스템을 최적화할 수 있다.

화웨이의 타우 스케일링 법칙 역시 설계와 패키징, 시스템 최적화로 미세 공정 경쟁을 정면 돌파하는 대신 우회하는 전략을 선택했다는 분석이다.

[박민기 기자]