TSMC, 3차원 SoIC로 반도체 성능 향상 전략 '재정비'

SoIC 로드맵 수정…AI 반도체 전반으로 적용 확대
CoWoS와 결합해 연산·메모리 병목 동시 해소
PLP·유리 기판은 시점 조정…美에도 패키징 공급망 구축

TSMC의 3차원(3D) 적층 기술

[더구루=정예린 기자] 대만 TSMC가 3차원(3D) 적층 기술 'SoIC(System on Integrated Chip)'를 중심으로 반도체 성능 향상 전략을 재정비했다. 유리 기판과 패널 기반 패키징 도입 시점을 늦추는 대신 검증된 적층·패키징 조합에 집중, 성능과 생산성을 동시에 확보할 수 있는 기반이 강화될 것으로 예상된다.

24일 업계에 따르면 TSMC는 지난 22일(현지시간) 미국 캘리포니아주 산타클라라에서 열린 'TSMC 북미 테크놀로지 심포지엄'에서 SoIC 중심의 3D 적층 로드맵 변화를 공개했다. 일부 중앙처리장치(CPU)에 제한적으로 적용되던 기술을 AI·고성능컴퓨팅(HPC) 전반으로 확대 적용한다는 방침이다. 

SoIC는 칩을 옆으로 붙이는 대신 위로 쌓는 기술이다. 여러 개의 반도체를 하나처럼 동작하게 만들어 처리 속도를 높이고 전력 소모를 줄일 수 있다는 점이 특징이다. AMD의 ‘라이젠 X3D’ 시리즈에 적용돼 성능 개선 효과가 검증된 바 있다.

TSMC는 공정 세대가 다른 칩을 위아래로 쌓는 단계에서 출발해 동일 공정 칩을 겹겹이 쌓는 방향으로 기술을 발전시키고 있다. 3나노미터(nm)급 N3P를 4나노급 N4 위에 적층하는 구조에서 시작해 N2P-on-N3P, N2P-on-N2P를 거쳐 2029년에는 차세대 공정 A14를 동일 공정 위에 쌓는 방식까지 확장할 계획이다. 칩 간 간격을 줄이는 기술도 함께 고도화해 데이터 이동 속도를 높이는 데 초점을 맞춘다.

TSMC가 전략 변화를 꾀하는 것은 AI 반도체 설계 방식이 달라지고 있기 때문이다. 하나의 칩 성능을 높이는 대신 여러 칩을 묶어 사용하는 칩렛 구조가 확산되면서, 칩을 얼마나 촘촘하게 연결하느냐가 성능을 좌우하는 요소로 자리 잡고 있다.

TSMC는 SoIC를 기존 패키징 기술인 칩 온 웨이퍼 온 서브 스트레이트(CoWoS)와 결합해 활용하고 있다. CoWoS는 칩을 옆으로 연결해 고대역폭메모리(HBM)를 붙이는 방식이다. SoIC가 연산 성능을 높인다면 CoWoS는 데이터 처리 속도를 끌어올리는 역할을 한다. 두 기술을 함께 적용하면 연산과 메모리 간 병목을 동시에 줄일 수 있어 AI 칩 성능을 크게 높일 수 있다.

반면 차세대 패키징으로 거론되던 패널레벨패키징(PLP) 기반 '칩 온 패널 온 서브스트레이트(CoPoS)'과 유리 기판은 단기 도입 우선순위에서 밀렸다. PLP는 웨이퍼 대신 패널을 활용해 생산 효율을 높이는 기술이고, 유리 기판은 신호 전달 특성이 뛰어난 것이 장점이다. 하지만 현재 기준에서는 비용과 안정성 측면에서 기존 CoWoS 대비 우위를 확보하지 못한 것으로 평가된다. TSMC가 이미 CoWoS 공정에서 높은 수율을 확보한 점도 기존 기술 유지에 영향을 미친 것으로 보인다.

다만 TSMC는 중장기 대응을 위한 준비는 병행하고 있다. 대만 자이 지역을 중심으로 SoIC와 CoWoS를 기반으로 한 생산 체계를 확대하는 동시에 CoPoS 파일럿 라인 구축을 추진, 향후 패키징 전환 가능성도 열어두고 있다. 첨단 패키징 7공장(AP7)을 핵심 거점으로 육성하고 일부 기존 공장을 패키징 라인으로 전환하는 등 후공정 투자도 확대하고 있다.

미국에서는 대만에 집중돼 있던 첨단 패키징 공정을 처음으로 현지에 도입한다. TSMC는 애리조나 공장에 CoWoS와 3D-IC 패키징 역량을 마련해 2029년까지 웨이퍼 생산부터 최종 패키징까지 한 번에 수행하는 '원스톱' 공급망을 구축할 방침이다. 현지에서 생산한 칩을 다시 대만으로 보내 패키징하던 구조가 사라지면서 물류 이동을 줄이고 생산 기간을 단축하는 효과가 기대된다. <본보 2026년 4월 23일 참고 TSMC, 2029년까지 美 생산·최종 패키징까지 완료 '원스톱' 공급망 구축>