SK하이닉스, D램 로드맵 발표…“미세화 한계, 3D로 돌파”

차선용 SK하이닉스 미래기술연구원장(CTO). SK하이닉스 제공

에스케이(SK)하이닉스가 차세대 디램 기술 로드맵을 공식화했다. 반도체가 더욱 미세해지면서 직면하게 될 물리적 한계를 극복하기 위해 디램의 2차원 구조를 탈피한다는 게 뼈대다.

10일 에스케이하이닉스 발표를 보면, 차선용 하이닉스 미래기술연구원장(CTO)은 이날 일본 교토에서 열린 ‘전기전자공학자협회(IEEE) 초대규모집적회로(VLSI) 심포지엄 2025’의 기조연설에 나섰다. ‘지속가능한 미래를 위한 디램 기술의 혁신 주도’를 주제로 발표했다.

먼저 기존 평면 구조의 한계를 짚었다. 디램은 기본적으로 트랜지스터 1개와 커패시터 1개로 이뤄진 ‘셀’ 단위로 구성되는데, 지금은 대부분 수평으로 배열돼 있다. 이에 반도체가 작아질수록 셀이나 소자 간 간격을 충분히 확보하기 어렵다는 점 등이 한계로 지적돼왔다. 차 원장은 “현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”고 말했다.

하이닉스는 이를 극복하기 위해 입체적 구조로 전환한다는 계획이다. 일단 셀 내부에서 트랜지스터의 스위치 역할을 하는 게이트를 수평이 아닌 수직으로 세워 셀의 면적을 줄인다. 셀 하나가 차지하는 면적은 반도체 회로의 최소 선폭을 제곱한 값의 6배에서 4배로 축소한다. 이른바 ‘4F² 수직게이트(VG)’라 불리는 차세대 디램이다.

아울러 셀 자체도 수직으로 쌓아 ‘3차원(3D) 디램’을 구현한다. 층을 높게 쌓을수록 제조 비용도 비싸진다는 단점이 있지만 기술 혁신을 통해 극복하겠다는 설명이다. 차 원장은 “10나노미터(㎚) 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F² 수직게이트 플랫폼과 3차원 디램 기술을 준비해 기술적 한계를 돌파하겠다”고 말했다.

이재연 기자 jay@hani.co.kr