TSMC "1.4나노, 돌파구 찾아"…차세대 EUV 전략 갈렸다

TSMC, 오는 2028년까지 차세대 EUV 도입 않기로
생산비용 줄이려 기존 장비 최적화에 집중할 듯
인텔·삼성전자, 엇갈린 선택…경쟁 영향에 관심

[런던=신화/뉴시스]노트북 화면에 대만 반도체 제조회사 TSMC의 로고가 표시된 모습. 2024.02.21.

[서울=뉴시스]이인준 기자 = 파운드리 업계 1위 대만 TSMC가 2028년 양산 예정인 1.4나노미터(㎚·10억분의 1m) 공정(A14)에 차세대 노광장비인 '하이-NA EUV(극자외선)'를 도입하지 않기로 했다.

하이-NA EUV 도입에 따른 생산비용 급증과 투자 부담이 영향을 미친 것으로 보인다.

30일 업계와 외신 등에 따르면 케빈 장 TSMC 부사장은 최근 암스테르담에서 열린 유럽 기술 심포지엄에서 "1.6나노(A16), 1.4나노(A14) 모두 기존 EUV 장비만으로 충분한 성능과 수율을 확보할 수 있다"고 밝혔다.

그는 "기술팀이 1.4나노 공정에서도 하이-NA 없이 칩을 생산할 수 있는 방법을 찾았다. 이는 매우 혁신적인 일"이라며 "기술팀이 계속해서 해법을 찾는 한, 굳이 하이-NA EUV를 쓸 필요가 없다"고 말했다.

하이-NA EUV는 네덜란드 장비회사 ASML에서 제조하는 노광장비로, 기존 장비보다 NA(수치 개구수)를 기존 0.33에서 0.55로 높여 미세 회로를 더욱 정밀하게 그릴 수 있다. 그동안 업계에서는 파운드리 공정의 미세화가 진행될수록, 하이-NA EUV로 장비 교체가 활발할 것이란 기대가 높았으나 본격적인 도입이 연기되고 있는 것이다.

하이-NA 장비 투자에 대한 업계의 우선순위가 밀리는 배경은 경제성이 떨어진다는 판단 때문으로 보인다.

하이-NA 장비를 사용하면 반도체 제조 공정의 여러 단계를 줄일 수 있어 효율성이 높아진다. 하지만 한 대당 가격은 4억달러(5500억원) 수준으로, 기존 장비 대비 2배 비싸다.

장 부사장은 "TSMC가 하이-NA가 의미 있고 측정 가능한 이점을 줄 때 도입하겠다"며 "언젠가는 사용하겠지만, 최대의 이익과 투자수익을 낼 수 있는 시점에 도입할 것"이라고 강조했다.

특히 TSMC는 업계에서 구형 EUV를 가장 많이 보유하고 있는데, 멀티 패터닝(여러 번 덧그리기는 방식) 등 대안 기술을 활용하며 하이-NA EUV 도입 시점을 유연하게 조정하는 전략에 나선 것으로 보인다.

이 같은 TSMC의 기존 EUV 활용 전략은 현재 차세대 공정을 놓고 경쟁 중인 업체들과 차이가 있어 주목받는다.

인텔의 경우 가장 먼저 하이-NA EUV를 확보했고, 하반기 양산을 목표로 개발하는 18A(1.8나노급) 공정에 적용한다는 방침이다. 이어 2027년 14A(1.4나노) 공정부터 하이-NA EUV가 본격적으로 투입된다.

삼성전자도 연내 양산하는 2나노 공정에 활용 여부에 관심이 커지고 있다. 삼성전자는 올해 초 하이-NA 장비를 반입해 테스트와 활용 방법을 검토 중이다. 오는 2027년 1.4나노 공정에 하이-NA EUV 상용화를 준비 중이다.

차세대 EUV 활용은 제조 혁신을 통한 선두 업체와의 간격을 단숨에 좁힐 기회로 평가받는다.

TSMC가 기존 장비 활용에 집중하는 동안, 인텔과 삼성전자는 하이-NA EUV를 활용해 기술 격차를 줄이려 할 것으로 기대된다.

하지만 초기 투자와 공정 안정화 부담이 크다. 또 차세대 장비와 기술 도입은 필연적으로 생산 리스크와 수율(결함 없는 합격품의 비율) 문제가 따르는 만큼, 업계에선 최악의 경우 '앞으로 남고, 뒤로 밑지는' 상황에 부닥칠 수 있다는 우려도 있다.

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