생산성 6.5배 향상, 차세대 반도체 패키징 기술 나왔다.

기계연, 600 반도체 패키징 기술 실용화
높은 정밀도로 높은 생산성..수율 높여

기계연이 개발한 'FO-PLP 검사장비'. 기계연 제공

한국기계연구원 연구진이 생산성을 6,5배 높이고, 제조 비용을 대폭 절감하는 차세대 반도체 패키징 기술을 개발했다. 사진은 연구자들이 개발한 기술을 소개하는 모습. 기계연 제공

생산성을 6.5배 높이면서 제조 비용을 대폭 낮추는 차세대 반도체 패키징 기술이 개발됐다. 300㎜ 원형 웨이퍼를 사용하는 대신 600㎜ 크기의 사각형 대면적 패널로 생산성과 정밀도를 높였다.

한국기계연구원은 송준엽·이재학 박사 연구팀과 한화정밀기계, 크레셈, 엠티아이 연구팀이 공동으로 가로·세로 600㎜의 대면적 패널에 고집적 다차원 반도체 칩을 패키징하는 차세대 'FO-PLP 기술'을 개발했다고 26일 밝혔다.

반도체 패키징은 회로가 새겨진 반도체 칩에 전기적 연결을 하고, 외부 충격으로부터 안전하게 보호하는 밀봉 공정이다. FO-PLP는 반도체 칩을 대면적 웨이퍼에 하나씩 조립하는 기존 FO-WLP 방식과 달리 패널 단위로 한꺼번에 패키징할 수 있어 생산성이 높다. 하지만 칩을 대면적 패널 위에 배열하는 과정에서 오차가 생기거나 재료 간 열팽창 계수 차이로 인해 칩 틀어짐 현상이 발생할 수 있어 기술적 난이도가 높다.

연구팀은 원형이 아닌 사각형의 대면적 패널을 사용해 생산성과 정밀도를 높인 공정 통합형 AI 검사 장비와 보정 기술을 개발했다. 이 기술은 시간당 1만 개 이상의 칩을 생산하고, FO-PLP의 칩 틀어짐 오차를 ±5㎛(마이크로미터) 수준으로 줄여 정밀도를 높였다. 이를 통해 정밀도를 기존보다 30% 이상 개선했다.

또 기존 300㎜ FO-WLP보다 생산성을 6.5배 향상시켜 패키지 제조 비용도 대폭 줄였다. 특히 선폭을 세계 최고 수준인 7㎛ 이하로 미세화해 향후 고성능 고품질 패키지에 적용할 수 있다고 연구팀은 설명했다.

송준엽 기계연 박사는 "FO-PLP 시장은 앞으로 5년간 연평균 성장률이 30%로 예측되는 고성장 분야"라며 "반도체 수율과 생산성을 높이는 데 기여할 것"이라고 말했다. 한편 기계연은 이날 서울 엘타워 루비홀에서 한국반도체연구조합, 한화정밀기계, 크레셈, 엠티아이와 차세대 반도체 FO-PLP 기술 상용화를 위한 업무협약을 체결했다.

이준기기자 bongchu@dt.co.kr