삼성전자 “2027년 BSPDN으로 칩 크기 17% 줄일 것”

이성재 삼성전자 파운드리사업부 상무는 22일 서울 잠실 롯데호텔에서 열린 '지멘스 EDA 포럼 2024'에서 기조연설을 하고 있다.

삼성전자가 2027년 도입을 목표로 개발 중인 후면전력공급(BSPDN) 기술에 대한 성능·전력효율·면적(PPA) 개선 예상치를 공개했다.

이성재 삼성전자 파운드리사업부 상무는 22일 서울 잠실 롯데호텔에서 열린 '지멘스 EDA 포럼 2024' 기조연설자로 나서 “BSPDN 기술은 전면 전력전력공급(PSPDN)보다 성능 8%, 전력효율 15%를 개선할 수 있고 면적은 17% 줄일 수 있다”고 밝혔다.

삼성전자가 자사 BSPDN 성능을 언급한 건 처음이다. BSPDN은 삼성전자가 2027년 기술 개발을 완료할 예정인 SF2Z(2㎚) 공정을 통해 도입될 예정이다.

기존에는 회로가 그려진 웨이퍼 상단에 전력 공급선에 함께 배치됐는데, BSPDN은 이를 웨이퍼 뒷면에 배치해 PPA 개선 효과를 누릴 수 있게 한다. 경쟁사인 TSMC, 인텔도 개발 중인 차세대 기술이다.

이 상무는 이외에도 차세대 게이트올어라운드(GAA) 공정노드별 PPA 개선 목표치를 공개했다.

이 상무는 “내년 SF2는 올해 양산할 SF3E 공정 대비 성능은 12%, 전력효율은 15% 개선하고 면적은 8% 감소를 달성할 수 있을 것”이라며 “2026년 목표로 개발 중인 SF2P 공정은 SF2 대비 성능은 12%, 전력효율은 25%, 8% 면적 감소를 달성할 계획”이라고 설명했다.

박진형 기자 jin@etnews.com