[KMEPS 패키징 포럼] “IDM·파운드리도 '첨단 패키징' 기술 경쟁…2.5D 대안 기술 확보 총력”

최광성 한국전자통신연구원 연구위원 - 최광성 한국전자통신연구원 연구위원

반도체 성능 고도화를 위한 종합반도체기업(IDM)과 위탁생산(파운드리) 기업의 차세대 패키징 기술 경쟁이 불붙었다. 현재 상용화된 인공지능(AI) 반도체 패키징 기술도 한계에 직면했다는 판단에서다. 대안 기술 확보가 패키징 시장 주도권을 선점할 기회가 될 것으로 전망된다.

최광성 한국전자통신연구원(ETRI) 연구위원은 21일 'KMEPS 2024 첨단패키징기술 미래포럼'에서 삼성전자, SK하이닉스, TSMC, 인텔 등 IDM 및 파운드리 업계 패키징 연구개발(R&D) 동향을 분석했다. 이들은 이미 2.5차원(2.5D) 등 주류 패키징 한계를 극복할 차세대 기술을 개발 중인 것으로 파악됐다.

최 연구위원은 “AI 가속기에 탑재되는 고대역폭메모리(HBM)는 현재 6~8개에서 향후 24개까지 늘어날 예정으로 기존 2.5D 패키징으로는 구현이 어려워질 것”이라며 시장을 주도할 패키징 기술의 진화를 전망했다.

TSMC의 'CoWos'로 대표되는 2.5D 패키징은 현재 엔비디아 AI 가속기가 채택한 구조다. 그래픽처리장치(GPU) 등 프로세서를 가운데에 두고 주변에 고대역폭메모리(HBM)를 배치해 연결하는데, 실리콘 인터포저를 활용한다. 그러나 실리콘 인터포저는 크기가 커질수록 수율이 낮아지고 가격도 비싸다.

최 연구위원은 “TSMC는 스마트폰 애플리케이션프로세서(AP) 모듈에 적용하는 팬아웃 패키징 기술을 접목한 'CoWoS-R' 기술을 해법으로 냈고 97% 수율을 자신하고 있다”고 밝혔다. 팬아웃은 칩보다 큰 패키지를 적용해 입출력(I/O)을 극대화하는 기술이고, CoWoS-R은 실리콘 인터포저 대신 재배선층(RDL) 인터포저를 활용하는 방식이다. 이는 삼성전자, 인텔 등도 준비 중인 차세대 패키징 방식이다.

웨이퍼 레벨 패키징(WLP)을 넘어 패널 레벨 패키징(PLP)에 대한 연구도 활발하다고 소개했다. 최 연구위원은 “삼성은 팬아웃 PLP 기술로 웨어러블 애플리케이션 프로세서(AP) 양산을 시작했는데, 대면적 반도체에도 확대 적용할 예정”이라고 설명했다. 이어 “인텔도 삼성과 유사한 PLP을 준비하고 이와 관련해 PLP 화학기계연마(CMP) 공정과 테스트 소켓·표면 실장 기술 등을 연구하고 있다”고 말했다.

SK하이닉스 역시 팬아웃 기술을 제품에 접목하고 있다. 최 연구위원은 “SK하이닉스는 팬아웃 기술에 와이어 본딩 기술을 접목한 모바일용 저전력 D램(LPDDR) 패키징 기술의 신뢰성을 확보했다고 밝혔다”며 “기존 플립칩-볼그리드어레이(FC-BGA) 패키징보다 더 얇은 제품을 만들 수 있다는 것”고 말했다.

첨단 반도체 발열 문제를 해결할 신기술도 소개했다. 최 연구위원은 “TSMC는 'TIM'과 같은 별도의 방열 소재 없이 칩에 직접 물을 흘려 열을 내리는 기술을 공개했는데, 인텔은 액침 냉각 기술을 발표해 서로 다른 접근방법을 보이고 있다”고 설명했다. 액침 냉각은 반도체를 비전도성 냉각제에 직접 담그는 냉각 기술이다.

박진형 기자 jin@etnews.com