KAIST-삼성전자, 시스템 반도체 칩 추가 지원 협약

박인철(왼쪽) KAIST 전기및전자공학부 교수와 박상훈 삼성전자 상무는 23일 오후 KAIST IDEC 동탄교육장에서 시스템 반도체 칩 추가 지원을 위한 협약을 맺고 기념사진을 찍고 있다. KAIST 제공

한국과학기술원(KAIST)은 23일 삼성전자와 '130nm(나노미터) BCDMOS(복합고전압소자) 공정 지원' 협약을 체결했다고 밝혔다.

삼성전자가 반도체 설계 전문 인재 양성을 위해 지원하는 '복합고전압소자'는 고전압과 고속 동작이 필요한 전력 관리 응용 분야에 적합한 공정이다.

협약에 따라 KAIST는 130nm BCDMOS 8인치 공정을 올해 하반기부터 도입, 국내 반도체 전공 석·박사 과정 학생에게 칩 제작 기회를 제공할 방침이다. 올 하반기 20개 팀을 시작으로 내년부터 2년간 상하반기 각 20개 팀이 칩 제작에 참여하게 된다.

반도체 칩 제작은 대학원생들이 이론으로 설계한 도면을 실제 웨이퍼에 구현해 실물을 만드는 중요한 과정이다. 실물 칩을 제작하면 설계의 정확성과 효율성을 검증할 수 있지만, 비용이 최소 3000만 원 이상 소요된다는 단점이 있다.

박인철 KAIST 반도체설계교육센터(IDEC) 소장은 "제작에 참여한 학생은 기술 개발의 경쟁력을 갖춘 전문 설계 인력으로 성장하게 될 것"이라고 기대감을 표했다.