KAIST·삼성전자, 대학원생 '시스템반도체 칩 제작' 추가 지원

KAIST 제공

KAIST와 삼성전자는 학생들의 칩 제작 기회를 넓히기 위해 복합고전압소자(BCDMOS) 공정을 지원하는 협약을 23일 체결한다. 

BCDMOS는 아날로그회로, 로직회로, 고전압소자를 하나의 칩에 구현하는 공정 기술이다. 고전압과 고속 동작이 필요한 전력 관리 응용 분야에 적합한 공정이다. 

이번 협약을 통해 KAIST는 130나노미터(nm, 10억분의 1미터) BCDMOS 8인치 공정을 하반기부터 도입해 국내 반도체 전공 석·박사 과정생들에게 칩 제작 기회를 제공한다. 이를 위해 KAIST 반도체설계교육센터(IDEC)는 전자설계자동화툴과 기술 지원 환경을 마련했다.

IDEC는 삼성전자와 협력해 2021년부터 28nm 로직 공정 칩 제작 기회를 학생들에게 제공하고 있다. 지난해에는 28nm 완전 공핍형 실리콘 온 인슐레이터(FD-SOI) 공정 지원을 추가했다. FD-SOI는 사물인터넷(IoT) 장치, 모바일 기기, 웨어러블 디바이스 등의 저전력 및 무선통신 시스템 분야 설계에 적합한 반도체 공정이다. 

올해 제공된 28nm 공정에는 30개 대학 160개 팀 800여 명의 학생이 설계에 참여해 칩을 제작 중이다. 이번 협약으로 추가된 130nm BCDMOS 공정에는 올해 하반기 20개 팀을 시작으로 내년부터 2년간 상하반기 각 20개 팀이 추가 참여하게 된다. 

참여 대학원생들은 이론으로 설계한 도면을 실제 웨이퍼에 구현해 반도체 칩 실물을 만들 수 있다. 실물 칩을 제작하면 설계의 정확성과 효율성을 검증할 수 있지만 최소 3000만원 이상 비용이 소요돼 외부 지원 없이는 칩 제작을 경험하기 어렵다.  

박인철 KAIST IDEC 소장은 “이번 삼성전자의 130nm BCDMOS 공정 지원은 해당 분야를 연구하는 대학에 실질적인 제작 기회를 제공해 연구 성과를 향상하는 데 크게 기여할 것으로 기대된다”고 말했다.

이어 “전력 관리와 고속 통신 분야에서 중요한 역할을 하는 공정에서 혁신적인 기술 개발로 이어질 수 있는 환경을 마련했다”며 “제작에 참여한 학생은 기술 개발의 경쟁력을 갖춘 전문 설계 인력으로 성장하게 될 것”이라고 덧붙였다. 

IDEC은 1995년 설립 후 시스템 반도체 분야 전문인력을 양성해왔다. 삼성전자와 협력해 2219개 설계팀에 칩 제작 기회를 제공했고 8100여명의 반도체 전문인력을 배출했다. 2021년부터는 산업통상자원부의 '차세대 시스템반도체 설계 전문인력 양성 사업'을 수행 중이다. 정부 자금 170억원을 지원받아 2026년까지 석·박사급 학생에게 반도체 칩 설계 및 제작 환경을 제공한다.

[문세영 기자 moon09@donga.com]