칩 얼마나 잘 쌓고 조립하나… 나노 이어 ‘패키징 전쟁’

미세 공정 한계 봉착하자… 반도체 대기업들 수조원씩 투자

반도체 업계 경쟁 양상이 ‘나노 경쟁’에서 ‘패키징 경쟁’으로 옮겨가고 있다. 회로 폭이 1나노미터(10억분의 1미터) 수준까지 좁혀지면서, 더 이상 미세 공정을 고도화하는 데 한계에 다다랐기 때문이다. 지금까지는 하나의 칩을 얼마나 미세하게 나노 단위로 그려내느냐가 핵심이었다면, 이제는 각각의 칩을 얼마나 잘 쌓고 조립하느냐가 관건이 된 것이다.

반도체 대기업들도 매년 수조원씩 투자하며 첨단 패키징 기술을 고도화하고 있다. 미국 정부도 막대한 보조금을 앞세워 삼성전자와 SK하이닉스의 첨단 패키징 시설 유치에 성공했다. 지나 러몬도 미국 상무부 장관은 지난 14일 삼성전자의 텍사스 투자 발표 직후 “핵심 반도체 패키징을 대만 TSMC에서 하는 현 상황을 감안하면 커다란 변화”라며 자축했다.

◇나노 경쟁 한계, 패키징으로 극복

패키징 분야는 반도체 주요 공정 중 ‘후공정’에 해당한다. 웨이퍼에 회로를 그려내는 공정(전 공정) 이후, 웨이퍼에서 칩을 분리해 포장하고 조립하는 과정이다.

첨단 패키징 경쟁의 불씨는 인공지능(AI)이 댕겼다. AI 추론과 학습을 위해서는 엔비디아의 AI가속기 같은 고성능 반도체가 필수다. 기존과 달리 수많은 연산을 동시에 처리해야 한다. 순간적으로 많은 데이터가 오고 갈 D램이 필요해진 것이다. 이를 위해 나온 D램이 고대역폭메모리(HBM)다. 데이터가 오고 가는 차선 역할을 하는 ‘대역폭’이 넓다는 것이다. D램을 여러 층으로 쌓은 반도체로 얼마나 많이, 효율적으로 쌓느냐가 HBM 성능을 결정한다.

그래픽=송윤혜

HBM을 만드는 첨단 패키징 과정 핵심은 쌓은 D램을 서로 연결하는 데 있다. 기존에는 D램과 기판을 와이어로 연결했다. 하지만 점점 쌓는 칩이 많아지면서, 와이어도 거미줄처럼 복잡해졌다. 이 경우 전기 신호 전달 경로가 길어져 전기 신호 전송속도가 느려지는 단점이 생긴다.

이를 극복한 방법이 ‘실리콘전통관극(TSV)’ 기법이다. 아예 D램에 수많은 구멍을 뚫어서 와이어 대신 전도성 물질을 채워 넣는 방식이다. 기존 와이어 방식이 ‘케이블카’였다면, 수직으로 오가는 ‘엘리베이터’식으로 진화한 것이다. TSV 덕분에 HBM이 12단까지 높아졌고, 차세대 HBM은 16단까지 나올 예정이다.

HBM을 패키징 하고 나면, AI칩을 조립할 차례다. 엔비디아·AMD 등에서 설계하고 TSMC·삼성전자 등 파운드리(반도체 위탁 생산 시설)에서 만든 그래픽처리장치(GPU)를 HBM과 최대한 가깝게 붙여야 한다. 반도체 업계 관계자는 “데이터가 오고 가는 길 자체를 짧게 줄이면서도 전기 신호 간섭을 줄이는 것이 핵심”이라고 했다.

◇공정 간 경계 허물다

현재 널리 쓰이는 것은 2.5D 패키징 기술이다. GPU 옆에 HBM을 수평으로 놓고 여러 층으로 쌓는 방식이다. HBM의 틀 역할을 하는 칩인 ‘코어 다이’ 위에 D램을 쌓고 TSV로 연결한다. 기판과 칩도 TSV로 연결한다. TSMC, 삼성전자 모두 각각 독자 기술을 더한 2.5D패키징 공법을 선보이고 있다.

여기서 더 나아간 최첨단 기술이 3D 패키징이다. 아예 GPU 위에 HBM을 쌓는 방식이다. 칩을 옆으로 이어 붙일 필요가 없어 공간 활용도가 높아지고, 데이터 처리 속도와 전력 소모량도 줄어든다. 업계에서는 이 공법을 ‘첨단 패키징 분야의 꽃’으로 보고 있다. 삼성전자와 SK하이닉스는 2026년 3D 패키징 공법으로 만든 6세대 HBM(HBM4)을 양산한다는 계획이다.

공정 간 경계도 무너지고 있다. 패키징 기술이 고도화하면서 단계마다 다른 공정의 기술이 투입돼야 하는 것이다. SK하이닉스는 지난 19일 대만 TSMC와 6세대 HBM 공동 개발에 나선다고 밝혔다. TSMC가 HBM의 바닥 부분인 ‘베이스 다이’를 설계하고 만들기로 한 것이다. 반도체 업계 관계자는 “엔비디아의 AI칩을 TSMC가 최종 패키징 하는데, 최고의 성능을 구현하기 위해 아예 처음부터 엔비디아 맞춤형 HBM으로 설계한다는 것”이라고 했다.