“9나노서 평면 D램 한계 도달”… 삼성전자, 3차원 D램 연구개발 본격화

“EUV N+4세대 공정 이후 3D로 전환 계획”
美에 최첨단 메모리 연구개발 조직 신설

삼성전자가 3차원(D) 구조의 D램 설계와 제조 공정을 개발하기 위한 선행 연구개발(R&D)에 돌입했다. 기존 극자외선(EUV) 노광장비를 통한 미세화가 평면 구조상에서 9나노 공정부터 한계에 도달할 것이라는 진단이다. 이에 따라 삼성전자는 중장기 프로젝트로 3D D램 연구개발에 대한 투자를 본격화할 전망이다.

30일 업계에 따르면 현재 삼성전자는 D램 10나노 4세대(1a) 양산을 위해 EUV N세대 공정을 사용하고 있으며, 10나노 5세대(1b)에는 N+1세대, 10나노 6세대(1c)에는 N+2세대, 10나노 7세대(1d)에는 N+4세대를 사용하는 로드맵을 세웠다. 하지만 이후에는 기존 EUV 광원으로 패터닝할 수 있는 미세회로가 한계 수준에 도달한다.

N+4세대 이후 공정에서 9나노급에 진입하는 삼성전자는 향후 어떤 방식을 사용할지 구체적인 언급을 피하고 있지만, 칩을 수직으로 블록처럼 쌓는 방식의 적층 구조를 적극적으로 검토하고 있는 것으로 알려졌다. 메모리 셀(정보를 저장하는 최소단위)과 주변 회로를 평면에서 결합하는 것이 아니라 별도로 형성해 하이브리드 방식으로 수직 결합하는 공법이 유력하다.

반도체업계 관계자는 “D램 미세화의 최대 걸림돌은 커패시터(Capacitor·축전기)의 종횡비 증가로 인한 공간 활용의 비효욜성 문제”라면서 “9나노에서 D램 메모리 동작을 위한 커패시터 용량은 55%로 축소되지만 반대로 커패시터의 종횡비는 130%나 증가하는 문제가 있기에 기존 방식으로는 D램 미세화를 진행해 나가기가 힘들다”고 설명했다.

앞서 삼성전자는 작년 10월 ‘메모리 테크 데이’ 행사에서 차세대 10나노 이하 D램에서 기존 2D 평면이 아닌 3D 신구조 도입 계획을 밝힌 바 있다. 칩 면적을 줄여야 하는 한계를 3D 수직 구조로 극복하고 성능도 향상해 1개 칩에서 용량을 100기가바이트(GB) 이상 늘린다는 계획이다. 삼성전자는 지난해 일본에서 열린 ‘VLSI 심포지엄’에서도 3D D램 연구성과가 담긴 논문을 발표하면서 3D D램을 실제 반도체로 구현한 상세 이미지를 제시한 바 있다.

한편 업계에 따르면 삼성전자는 최근 미국 실리콘밸리에 있는 반도체 미주총괄(DSA)에 최첨단 메모리 연구개발 조직을 신설했다. 이 조직은 3D D램을 선제적으로 연구하고 개발할 예정이다. 그러면서 실리콘밸리 우수 인력을 적극적으로 영입하고 다양한 반도체 생태계와 협력에 나설 예정이다.

현재 D램은 단일 평면에 셀이 촘촘히 배치된 2D 구조인데, 메모리 반도체 업계는 같은 면적에 집적도를 높여 성능이 더 뛰어난 3D D램 개발에 사활을 걸고 있다. 삼성전자는 지난 2013년 세계 최초로 3차원 수직구조 낸드(3D V-NAND) 상용화에 성공한 경험을 바탕으로 D램에서도 3차원 수직 구조 개발 선점을 목표로 내걸었다.