삼성전자, 업계 최초 5나노 eMRAM 개발 계획 발표

유럽서 차세대 전장 파운드리 기술 선도 계획 등 공개

황진환 기자

삼성전자는 업계 최초로 5나노 eMRAM 개발 계획을 밝히는 등 차세대 전장 파운드리(반도체 위탁생산) 기술을 선도한다는 계획을 발표했다.

삼성전자는 19일(현지시간) 글로벌 자동차 산업 메카인 유럽의 독일 뮌헨에서 '삼성 파운드리 포럼 2023'을 열고 최첨단 공정 로드맵과 전장 등 응용처별 파운드리 전략을 공개했다.

삼성전자는 최첨단 2나노 전장 솔루션 양산 준비를 2026년 완료하고, 차세대 eMRAM과 8인치 BCD 공정 포트폴리오를 확대한다는 방침이다.

eMRAM은 빠른 읽기와 쓰기 속도를 기반으로 높은 온도에서 안정적으로 동작 가능한 전장용 차세대 핵심 메모리 반도체다. BCD 공정은 Bipolar(아날로그 신호제어), CMOS(디지털 신호제어), DMOS(고전압 관리) 등 트랜지스터를 하나의 칩에 구현한 것으로 주로 전력반도체 생산에 활용된다.

삼성전자는 2019년 업계 최초로 28나노 FD-SOI 공정 기반 eMRAM을 탑재한 제품을 양산한 바 있으면 현재 2024년 완료를 목표로 AEC-Q100 Grade 1에 맞춰 핀펫 공정 기반 14나노 eMRAM을 개발하고 있다.

FD-SOI는 실리콘 웨이퍼 위에 전기가 통하지 않는 절연막을 형성하고 그 위에 트랜지스터를 구성하는 기술이다. 트랜지스터 동작시 발생하는 누설 전류를 크게 줄일 수 있다. AEC-Q100은 자동차부품협회에서 자동차 전자 부품에 대한 신뢰성 평가 절차 및 기준을 규정한 것으로 전 세계 통용 기준이다.

또 삼성전자는 2026년 8나노, 2027년 5나노까지 eMRAM 포트폴리오를 확대할 계획이다. 8나노 eMRAM의 경우 이전 14나노 대비 집적도 30%, 속도 33%가 증가할 것으로 기대한다.

삼성전자는 현재 양산 중인 130나노 전장 BCD 공정을 2025년 90나노까지 확대해 90나노 전장 BCD 공정은 130나노 대비 약 20% 칩 면적 감소가 기대한다.

한편 삼성전자는 SAFE 파트너와 메모리, 패키지 기판, 테스트 전문 기업 등 20개 파트너와 함께 최첨단 패키지 협의체 MDI 얼라이언스를 구축했다. 삼성전자는 최첨단 패키지 협의체를 주도하며 전장과 고성능 컴퓨팅(HPC) 등 응용처별 차별화한 2.5D, 3D 패키지 솔루션을 개발할 예정이다.

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CBS노컷뉴스 장성주 기자 joo501@cbs.co.kr

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