“이게 삼성 클라쓰”…경쟁사 도발에 신제품 양산 1년 앞당긴다
SK하이닉스 양산 시점보다 1년 빨라
더블스택 방식으로 원가·공정시간 단축
17일 이정배 삼성전자 메모리사업부 사장은 내부 기고문을 통해 “9세대 V낸드는 더블 스택 구조로 구현할 수 있는 최고 단수를 개발 중”이라며 “내년 초 양산을 위한 동작 칩을 성공적으로 확보했다”고 밝혔다. 동작 칩을 확보했다는 것은 양산을 위한 최종 준비가 마무리 단계라는 의미다. 오는 20일로 예정된 기술 설명회 ‘삼성 메모리 테크데이’를 앞두고 양산 시점을 구체화한 것이다. 삼성은 2030년까지 1000단 V낸드를 개발하겠다는 계획이다.
업계에선 낸드 경쟁이 더욱 치열해질 것이라 내다보고 있다. 앞서 지난 8월 SK하이닉스가 미국 ‘플래시 메모리 서밋 2023’에서 세계 최초로 321단 낸드를 공개하며 본격적인 300단 시대 경쟁의 불을 붙였다. 다만 이 칩은 각기 다른 세 개의 칩을 만든 뒤 세로로 잇는 ‘트리플스택’ 방식이 적용된 것으로 알려졌다. 스택은 맨 위와 맨 아래에 있는 셀을 한 묶음으로 만들고 이를 조립하는 공정 방식이다. 예를 들어 321단을 만들기 위해 120단, 110단, 91단 등 세 개의 묶음(스택)을 연결할 수 있다.
SK하이닉스와 달리 삼성전자는 300단 이상 고층에서도 스택 2개 만을 쌓아 올리는 더블 스택 구조를 채택하고 있다. 2개의 스택만 붙이면 되기 때문에 단위 공정이 상대적으로 적다. 이를 통해 시간과 비용을 상대적으로 절감할 수 있다.
이날 삼성전자는 셀 간섭·크기를 줄여 집적도를 극대화하겠다는 목표도 내놨다. ‘초고층 낸드 아파트’를 올리면서도 전체 높이는 최대한 비슷하도록 유지하겠다는 의미다. 이 사장은 “셀 간 간섭을 최소화해 업계에서 가장 작은 셀 크기를 구현하는 당사의 강점을 지속·고도화할 것”이라고 말했다. 이어 “입출력 속도를 극대화하기 위해 신(新) 구조 도입을 준비하는 등 혁신 기술도 개발 중”이라 덧붙였다.
그동안 삼성전자는 3차원 스케일링 기술을 통해 셀을 최소화해왔다. 셀의 평면적과 높이뿐 아니라 체적을 35%까지 줄이면서 간섭 현상을 쉽게 제어할 수 있게 된 것이다. 경쟁사와 같은 층을 만들더라도 셀 높이를 낮출 수 있는 기술이다.
이날 이 사장은 낸드뿐 아니라 고대역폭메모리(HBM)에서도 압도적 기술력을 보여주겠다고 자신했다. 이 사장은 “HBM3을 양산 중이며 차세대 제품인 HBM3E도 정상 개발하고 있다”며 “다년간의 양산 경험을 통해 검증된 기술력과 고객과 파트너십을 활용해 최상의 솔루션을 공급할 것”이라고 힘줘 말했다. 이 같은 기술 선도를 위해 이 사장은 “기흥캠퍼스에 연구개발(R&D) 라인을 구축하는 등 미래 투자를 이어가겠다”고 밝혔다.
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