케이던스 디자인 시스템즈, Joules RTL Design Studio 선봬
케이던스 디자인 시스템즈 (Cadence Design Systems, Inc.)는 사용자가 시뮬레이터 처리 속도 RTL 설계 (Register Transfer Level)와 프로세스 실행을 가속화할 수 있는 인텔리전스를 제공하는 새로운 솔루션인 'Cadence® Joules™ RTL Design Studio'를 선보였다고 4일 밝혔다.
이 솔루션의 출시로, 프론트-엔드 설계자는 단일 통합된 콕핏(cockpit)에서 디지털 설계분석 및 디버깅 기능에 액세스할 수 있어, 실행 전에 완전히 최적화된 RTL 설계가 가능하게 됐다. 이 솔루션을 이용하면 사용자는 케이던스의 첨단 AI 포트폴리오를 통해 생성형 AI를 활용하여 RTL 설계 탐색 및 빅데이터 분석이 가능하다.
또한 'Joules RTL Design Studio'는 케이던스의 기존 Joules RTL 파워 솔루션을 기반으로 확장된 솔루션으로 PPAC(power, performance, area, and congestion)에 대한 가시성을 강화하여 물리적 설계의 어려움을 해결하는 데 도움을 준다. 또한, RTL에서의 생산성을 최대 5배, 품질(QoR)은 최대 25%까지 향상시켜 물리적 추정치를 빠르고 정확하게 달성할 수 있도록 하며, 이는 다음과 같은 다양한 생산성 향상 기능과 이점을 바탕으로 한다.
주요 장점으로는, '독보적인 지능형 RTL 디버깅 보조 시스템'이라는 것이다. 초기 PPAC(power, performance, area, and congestion) 척도뿐 아니라, 전체 설계 주기 (논리, 물리 및 생산 측면 구현 전반)에 걸쳐 실행 가능한 디버깅 정보를 제공하기 때문에 엔지니어가 '가정(what-if)' 시나리오와 잠재적 해결책을 모색하여 반복을 최소화하고 설계 결과를 개선할 수 있다.
또한 Joules RTL Design Studio는 엔지니어가 린트 검사기를 점진적으로 실행하여 데이터 설정 문제를 사전에 제거하여 오류를 줄이고 완료 시간을 단축할 수 있다.
아울러 RTL 설계자에게 물리적 설계 피드백, 위반사항의 현지화 및 분류, 병목현상 분석 및 RTL, 회로 도면 및 레이아웃 간 교차 프로빙과 같은 효율적이고 사용자 친화적인 경험을 제공한다.
친치 텡(Chin-Chi Teng), 케이던스의 디지털 & 사인오프 그룹 수석 부사장 겸 총괄은 "이전에는 며칠 또는 몇 주나 걸리던 것을 이젠 기다릴 필요 없이 구현할 수 있게 됐다. RTL 설계 엔지니어들은 PPAC 디버깅에 요구되는 물리적 정보를 신속하게 액세스할 수 있게 되었다"며 "새 솔루션인 'Joules RTL Design Studio'는 문제에 대한 가시성을 제공하여 설계자가 쉽게 해결하고, 궁극적으로는 출시 시간을 단축할 수 있도록 돕고 초기 참여를 통해 처음 잡았던 목표를 최대 5배 더 빠른 RTL 컨버전스와, 품질(QoR) 개선을 최대 25%까지 할 수 있음을 재확인했다"고 말했다.
케이던스의 'Joules RTL Design Studio'를 경험한, 마크 갤브레이스(Mark Galbraith), ARM 생산성 엔지니어링 담당 부사장은 "설계 사이클에서 RTL 병목현상을 초기에 발견하는 것은 IP 개발에서 매우 중요하며 보다 빠른 업데이트와 향상된 RTL 및 PPA 개선을 가능하게 해준다. ARM 입장에서 Joules RTL Design Studio는 정체 및 딥 로직(Deep logic)과 관련된 문제점을 식별하여 기저 원인을 찾는 데 소요되는 시간을 대폭 줄여준다"고 말했다.
관계자는 "케이던스의 Joules RTL Design Studio는 고객에게 보다 빠른 설계 종료 경로를 제공하는 광범위한 디지털 풀 플로우의 일부이다. 이 새로운 툴과 폭넓은 플로우는 SoC(System-on-Chip) 설계의 우수성을 강조하고 있는 케이던스의 Intelligent System Design 전략을 지원한다"고 전했다.
한편 케이던스의 Joules RTL Design Studio에 대한 자세한 정보는 케이던스 공식 홈페이지 내에서 확인할 수 있다.
연소연기자 dtyso@dt.co.kr
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