차세대 반도체 만드는 저온 공정 기술 나왔다

UNIST·홍익대 공동 연구팀 성과

울산과학기술원(UNIST) 신소재공학과 연구팀. 오른쪽 첫번째가 이번 논문 교신저자인 서준기 교수다. /울산과학기술원 제공

낮은 온도에서도 반도체 표면에 머리카락의 10만분의 1 크기에 불과한 나노미터(㎚,10억분의 1m) 단위로 박막을 입히는 제조 공정이 개발됐다. 반도체 표면에 입히는 박막은 부도체(전기가 통하지 않는 물질) 상태인 웨이퍼가 전기적 특성을 가지면서 반도체 기능을 수행하게 한다.

울산과학기술원(UNIST) 서준기 신소재공학과 교수와 정후영 반도체대학원 교수, 송봉근 홍익대 신소재화공시스템공학부 교수 연구팀은 원자층 증착법으로 50도 저온에서 텔레륨 원자가 규칙적으로 배열되는 박막 증착 공정법을 개발했다고 1일 밝혔다.

반도체 성능을 높이려면 칩을 구성하는 개별 소자를 아주 작게 만들어야 한다. 또 반도체 표면에 입히는 박막 두께도 얇아져야 한다. ‘원자층 증착법’은 이러한 박막을 낮은 온도에서 원자 수준의 얇은 두께로 균일하게 입히는 공정법이다.

그런데 차세대 반도체인 원자층 반도체를 만들기 위해 소재 표면에 박막을 입히는 작업은 일반적으로 250도가 넘는 환경에서 진행된다. 여기에 450도 이상의 열로 추가 처리까지 해야 한다. 기존 공정에는 원자층 증착법을 적용하기 어렵다는 뜻이다.

서 교수 연구팀은 원자층 반도체 중 하나인 ‘텔레륨’에 원자층 증착법을 적용하는 데 성공했다. 고온 열처리 공정을 쓰지 않고 50도 저온에서 반도체 표면에 박막을 입혔다. 박막을 구성하는 원자 배열은 규칙적이었고 모든 표면 위에서 균일한 두께를 유지했다. 연구팀은 박막 두께를 나노미터 단위에서 조절이 가능하다고 설명했다.

연구팀은 낮은 온도에서도 박막 재료들이 잘 반응하도록 표면반응과 안정성을 높여주는 물질인 ‘공반응물’을 활용했다. 이를 통해 밀도가 낮고 배열이 불규칙한 기존 박막에 비해 촘촘하고 밀도 높은 박막을 성공적으로 제조할 수 있었다. 이 기술은 이는 트랜지스터나 정류기를 비롯해 다양한 전자 소자에 활용될 수 있다.

서 교수는 “이번 연구는 저온, 대면적, 고품질 합성이라는 반도체 증착 공정에서 요구되는 모든 키워드들을 만족시킬 수 있었다”며 “전통적인 증착법에 새로운 공정 요소들을 더해 기존과 다른 방식으로 반도체를 구현했다는 점에서 다양한 응용 연구가 가능할 것”이라고 말했다.

이번 연구 성과가 담긴 논문은 국제학술지 ‘ACS 나노(Nano)’에 온라인 게재됐고 우수성을 인정받아 표지 논문으로 선정됐다.

ACS Nano 표지논문 그래픽 이미지.

참고자료

ACS Nano, DOI: https://doi.org/10.1021/acsnano.3c03559

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