韓 반도체 신소재 개발, 日 기술 대비 '전력 95%' 확 줄였다

신소재 활용해 공정 9단계→3단계로 대폭 줄여
저전력, 유해물질 배출 無…클린룸 유지비용도↓

ETRI(한국전자통신연구원)가 세계 최초로 개발한 신소재 적용 첨단 반도체 칩렛 패키징 공정. / 사진=ETRI(한국전자통신연구원)

국내 연구진이 반도체 신소재를 개발해 공정 단계를 9개에서 3개로 줄이는 데 성공했다. 레이저를 활용한 신소재 개발로 일본이 보유한 기술 대비 전력을 95% 절감시킨 기술이다. 이 기술은 향후 자율주행, 데이터센터 등 고성능 AI(인공지능) 반도체가 필요한 제조기술로 활용될 전망이다.

28일 과학계에 따르면 ETRI(한국전자통신연구원) 연구팀은 반도체 패키징 분야 핵심 원천 신소재를 개발하는 데 성공했다. 반도체 패키징은 후(後)공정에 해당하는 기술로 전(前)공정에서 웨이퍼로 제작된 집적회로 소자를 개별 분리해 모듈로 제작하는 단계다.

반도체 업계에선 그동안 첨단 반도체 패키징 공정에 일본 소재를 사용해왔다. 하지만 공정이 총 9단계를 거쳐야 하고 복잡하고 다양한 장비가 추가로 필요했다. 이에 따라 높은 전력 소모, 반도체 클린룸(청정실) 유지비용, 유해물질 배출 등의 단점이 있었다.

TSMC(대만반도체회사) 인텔, 삼성전자 등 글로벌 기업들은 수㎚(나노미터) 고밀도 칩 개발에 박차를 가하고 있지만 기존 기술로는 칩렛 집적 기술이 요구하는 수십㎛(마이크로미터) 크기 칩 연결통로인 접합부의 세척 불가능, 상온에서 접합 필요성 등의 한계가 있었다.

우리나라 ETRI 연구팀은 20여년 동안의 핵심 원천기술 연구 끝에 '반도체 칩렛 패키징' 기술을 만들어내는 데 성공했다. 칩렛이란 조각 칩을 의미한다. 고성능 칩을 기능별로 분리해 작게 제조함으로써 수율을 증가시켜 첨단 반도체 제조 비용을 낮추는 기술이다.

개발한 공정은 첨단 반도체 웨이퍼 기판에 개발한 나노 신소재를 적용한다. 이후 다양한 웨이퍼에서 제작된 칩렛으로 타일을 만들어 1초간 레이저를 쏴서 접합 공정을 완성하고 후경화 공정으로 완료된다.

95% 절전 첨단 반도체 칩렛 패키징 공정 사진. / 사진=ETRI(한국전자통신연구원)

━

공정 9단계→3단계, 생산라인 20m→4m로 줄어들어

━

연구팀이 개발한 핵심 신소재는 고분자 필름으로 만들었다. 10~20㎛두께 에폭시 계열 소재에 환원제 등이 첨가된 나노 소재다. 이 소재에 레이저를 쏘면 반도체 패키징 단계에서 세척, 건조, 도포, 경화 등에 이르는 전 단계를 해결한다. 이를 통해 기존 9단계 공정을 3단계로 만들어 냈다.

특히 나노 신소재 덕분에 칩렛을 웨이퍼 기판에 마치 타일을 붙이듯 직접 찍어 붙이는 게 가능해졌다. 이 기술은 공정이 간단해 전체 생산라인을 기존 20m이상을 4m로 줄일 수 있다. 질소 가스도 필요 없어 유해물질이 발생하지 않는 장점도 있다. 일본 기술이 전력 100을 쓰면 ETRI 기술은 전력을 5 이하만 써도 된다.

또 고정밀 공정을 개발하기 위해 세계 최초로 25℃(상온)에서 집적 공정이 가능하다. 기존 공정들은 모두 스테이지 온도를 100℃ 이상 가열해 전력 소모는 물론 열팽창으로 인한 오차 증가, 신뢰성 저하의 문제를 가지고 있었다. 온도 상승으로 인한 흄(연기) 발생 없이 상온에서도 접합 공정이 가능한 신소재와 신공법을 세계 최초로 개발했다는 게 ETRI 설명이다.

최광성 ETRI 저탄소집적기술창의연구실장은 "그동안 첨단 반도체 패키징과 마이크로 LED(발광다이오드) 디스플레이 분야는 일본 소재와 장비 기술에 대한 의존도가 높았다"며 "기술 격차가 커서 자립화가 쉽지 않는 상황이었는데 저전력·친환경이라는 새로운 시장 요구에 연구진의 원천기술이 나온 것"이라고 설명했다. 이어 "산업계에 친화적인 저전력 신공법을 누가 먼저 개발하느냐가 사활이 걸린 문제로 본 기술은 파급효과가 매우 큰 기술"이라고 덧붙였다.

연구팀은 이 기술이 미국의 마이크로 LED 관련 스타트업은 물론 첨단 반도체 분야의 세계적인 파운드리 회사가 공정성과 신뢰성 평가를 진행하고 있다고 밝혔다. 향후 우수 평가를 얻을 경우 3년 내 상용화가 가능할 것으로 전망하고 있다. 연구팀은 해당 기술을 세계 최대 첨단 반도체 패키징 학회인 '2023 IEEE(국제전기전자공학자협회) ECTC' 학술대회에서도 발표하며 우수성을 인정받았다.

95% 절전 첨단 반도체 칩렛 패키징 공정 라인 구성과 장점. / 사진=ETRI(한국전자통신연구원)

김인한 기자 science.inhan@mt.co.kr