ETRI, 차세대 반도체 칩렛 패키징 공정 핵심 소재 개발

"패키징 공정 전력 소모 95% 감소, 제조 라인 길이 절감"

(지디넷코리아=한세희 과학전문기자)AI 반도체 등 차세대 반도체를 위한 첨단 패키징 기술인 칩렛 공정의 전력 소모를 95% 줄일 수 있게 됐다.  

한국전자통신연구원(ETRI, 원장 방승찬)은 일본 수입에 의존하던 반도체 패키징 나노신소재를 개발했다고 28일 밝혔다. 

고성능 칩을 기능별로 분리해 작게 제조해 수율을 높이는 칩렛 패키징의 전력 소모를 기존보다 95% 줄일 수 있다. 공정 단계도 기존 9단계에서 3단계로 줄어든다. 반도체 웨이퍼에 ETRI가 개발한 비전도성필름(NCF)을 붙인 후 타일처럼 생긴 칩렛에 면 레이저를 쬐어 경화화는 3단계로 이뤄진다. 

연구진이 레이저 NCF와 웨이퍼 접착 공정을 준비하고 있다. (사진=ETRI)

기존 패키징 방식은 9단게를 거치며 전력 소모가 크고, 청정실 유지 비용이 들며, 유해물질을 배출한다는 문제점이 있다. 또 주요 글로벌 반도체 기업들이 수 나노미터 공정의 고밀도 칩 제조를 위해 새로운 집적 기술 개발에 나서고 있으나, 기존 기술로는 칩렛 공정에 필요한 수십 마이크로미터 크기 칩 간 접합부를 세척할 수 없다는 문제가 있다. 고온에서 접합해야 해 에너지 소모도 컸다.   

연구진은 10~20㎛두께의 에폭시 계열 소재에 환원제 등이 첨가된 고분자 필름 형태의 나노소재를 개발했다. 이 소재에 레이저를 쏘면 세척-건조-도포-경화 등 반도체 후공정의 전 단계를 해결할 수 있다. 칩렛을 웨이퍼 기판에 마치 타일을 붙이듯 직접 찍어 붙일 수 있다. 

이에 따라 공정이 간단해져 전제 생산라인을 기존 20미터에서 4미터로 줄일 수 있다. 25℃ 상온에서 집적 공정을 수행할 수 있어 100℃ 이상에서 가열해야 하는 기존 공정에 비해 전력 소모를 적고 열 팽창으로 인한 오차나 신뢰성 문제도 줄어든다고 연구진은 설명했다. 

최광성 ETRI 저탄소집적기술창의연구실장은 "첨단 반도체 패키징과 마이크로 LED 디스플레이 분야는 일본 소재와 장비에 대한 의존도가 높고 기술 격차가 커서 자립화가 쉽지 않았다"라며 "저전력·친환경이라는 새로운 시장의 요구에 연구진의 성과가 답해 원천기술의 상용화가 기대된다"라고 밝혔다.

한세희 과학전문기자(hahn@zdnet.co.kr)