‘日 기술 대비 95% 전력 절감’ ETRI, 반도체 신기술 개발

한국전자통신연구원(ETRI) 연구진이 반도체 패키징 공정에 대해 논의하고 있다.(좌측부터 이찬미 연구원, 최광문 선임연구원). [사진=ETRI]

국내 연구팀이 기존 일본 기술 대비 전력을 95% 절감한 반도체 공정 기술을 개발했다. 자율주행, 데이터센터 등 관련 고성능 인공지능(AI)반도체 제조 핵심기술로 활용될 것으로 기대된다.

최광성 한국전자통신연구원(ETRI) 저탄소집적기술창의연구실 실장 연구팀은 28일 기존 기술 대비 95% 전력 절감이 가능한 반도체 ‘패키징’ 기술을 개발했다고 밝혔다.

패키징은 회로가 새겨진 반도체 칩에 전기적 연결을 해주고 외부 충격으로부터 안전하게 보호하는 밀봉 공정이다. 대만반도체제조회사(TSMC), 인텔 등 유수의 반도체 해외 기업들은 이미 한계에 다다른 미세화 공정 대신 패키징 기술로 반도체 자체 성능을 높이는 데 집중하고 있다.

다만 패키징은 공정이 9단계를 거쳐 복잡하고, 높은 전력이 소모된다는 점 등이 단점이다. 청정실 유지비용이 높고 유해물질을 배출한다는 점도 단점으로 꼽힌다.

연구팀은 단점들을 해결했다. 개발한 신소재인 ‘비전도성 필름(NCF)’이 비결이다. NCF는 10~20마이크로미터(㎛) 두께의 에폭시 계열 소재에 환원제 등이 첨가된 나노 소재다. 반도체 웨이퍼 기판에 NCF를 붙이고, 다양한 웨이퍼에서 제작된 칩들을 붙이고 레이저를 쏘아주면 공정이 끝난다. 기존엔 웨이퍼에서 분리한 칩을 보드에 붙여 한 개씩 잘라서 쓰는 방식이었다.

연구팀은 “NCF 덕분에 칩들을 웨이퍼 기판에 타일 붙이듯 찍어 붙이는 게 가능해졌다”며 “기존 공정에서 필요했던 세척이나 건조, 도포 등의 과정도 생략할 수 있다”고 설명했다.

실제 공정도 간단해졌다. 기존 9단계를 3단계로 대폭 줄였다. 공정이 간단해 전체 생산라인 길이도 짧아졌다. 기존 20m에서 4m로 줄일 수 있다. 기존 공정 때 필요했던 질소 가스도 필요 없어 유해물질도 발생하지 않는다는 게 연구팀 설명이다.

연구는 올해 세계 최대 디스플레이 학회인 ‘정보디스플레이학회(SID)’에서 최신기술논문으로 선정됐다. 연구팀은 “저전력 반도체 공정 기술을 누가 먼저 개발하느냐가 산업계 화두였다”며 “본 기술은 파급효과가 매우 크다”고 말했다.