ETRI, 전력 95% 절감 반도체 신 공정 개발

(왼쪽부터) 최광문 한국전자통신연구원 선임연구원과 이찬미·오진혁 연구원이 레이저 NCF와 웨이퍼 접착 공정에 대해 논의하고 있다. 한국전자통신연구원 제공.

국내 연구팀이 전력을 95% 절감할 수 있는 반도체 패키징 분야 신소재 기술을 개발했다. 자율주행, 데이터센터 등에 필요한 고성능 AI반도체 제조의 핵심 소재 기술이 될 것으로 전망했다.  

한국전자통신연구원(ETRI)은 일본 보유 기술 대비 전력을 95% 절감할 수 있는 반도체 칩렛 패키징 기술을 개발했다고 28일 밝혔다. 반도체 칩렛 패키징 기술은 반도체 조각 칩인 칩렛을 첨단 반도체 기판에 집적하는 기술을 말한다. 

공정 단계는 기존 9단계에서 3단계로 크게 줄어들었다. 그동안 반도체 업계는 첨단 반도체 패키징 공정에 일본 소재를 주로 사용해 왔는데, 이는 공정이 9단계로 복잡하고 다양한 장비 사용, 높은 전력 소모, 청정실 유지 비용 소모, 유해물질 배출 등의 단점이 있었다. 

연구팀은 자체 보유한 나노소재 설계기술과 나노신소재를 활용해 이러한 단점을 보완한 기술을 개발했다. 첨단 반도체 웨이퍼 기판에 연구팀이 개발한 신소재인 ‘비전도성 필름(NCF)’을 붙인 후 타일처럼 생긴 칩렛에 면 레이저를 조사해 경화하는 3단계로 진행된다.  

연구팀이 개발한 비전도성 필름은 10~20㎛(마이크로미터, 100만분의 1m) 두께의 에폭시 계열 소재에 환원제 등이 첨가된 나노소재다. 여기에 레이저를 쏘면 반도체 후공정(패키징) 단계에서 세척, 건조, 도포, 경화 등의 전 단계가 해결된다. 

기존에는 웨이퍼에서 분리한 칩을 보드에 붙여 하나씩 잘라 썼는데, 이번 신소재 개발로 칩렛을 웨이퍼 기판에 타일처럼 직접 찍어 붙이는 일이 가능해졌다. 공정이 간단해지면서 전체 생산라인은 기존 20m 이상에서 4m로 축소 가능해지며, 질소가스가 필요없어 유해물질이 발생하지 않는다. 

기존 공정들은 스테이지 온도를 100℃로 가열해 전력 소모, 열팽창으로 인한 오차 증가, 신뢰성 저하 문제 등이 발생한 반면, 이번 고정밀 공정은 상온(25℃)에서 공정 가능하다는 점도 장점이다.

이번 기술은 미국 마이크로LED 관련 스타트업과 첨단 반도체 분야의 세계적인 파운드리 회사 등이 공정성과 신뢰성을 평가하고 있어 연구팀은 3년 내 상용화 가능성을 전망하고 있다.

최광성 ETRI 실장은 “첨단 반도체 패키징과 마이크로 LED 디스플레이 분야는 일본 소재와 장비 기술에 대한 의존도가 높았다”며 “기술 격차가 커서 자립화가 쉽지 않은 상황이었는데 저전력, 친환경이라는 새로운 시장 요구에 연구진의 성과가 답해 원천기술 상용화가 기대된다”고 말했다. 

이번 기술은 국제디스플레이학회 ‘2023 SID 디스플레이 워크’에서 최신기술논문으로 선정됐고, 국제첨단반도체패키징학회 ‘2023 IEEE ECTC’ 학술대회에서도 발표됐다. 

[문세영 기자 moon09@donga.com]