삼성전자 '12나노 D램'…선폭 수치 공개한 이유는?

기사내용 요약
경쟁사 대비 기술 경쟁력 우위 자신감으로 해석
불필요한 논란 없게 정보공개로 입장 선회한 듯

[서울=뉴시스]삼성전자가 업계 최선단 12나노급 공정으로 16Gb(기가비트) DDR5 D램을 개발했다. (사진 = 삼성전자) 2022.12.21. photo@newsis.com *재판매 및 DB 금지

[서울=뉴시스] 이인준 기자 = "업계 최선단 12나노급 D램은 본격적인 DDR5 시장 확대의 기폭제가 될 것이다."(삼성전자 메모리사업부 D램개발실장 이주영 부사장)

삼성전자가 차세대 D램 메모리의 내년 양산을 발표하며, 공정의 구체적인 '회로 선폭'을 12나노급이라고 공개적으로 밝혀 눈길을 끈다.

그동안 회로 선폭은 정확한 숫자를 공개하지 않는 게 업계 불문율이었다. 하지만 삼성전자는 구체적인 수치를 공개하며 최선단 제품 경쟁력에 대한 자신감을 드러냈다는 분석이다.

22일 업계에 따르면 삼성전자가 내년 양산을 시작하는 5세대 10나노급 공정(1b)는 업계 최선단 12나노급 공정으로 개발됐다. 12나노급 D램은 이전 세대 제품 대비 생산성이 20% 향상됐고, 소비 전력은 23% 개선한 제품이다.

삼성전자가 이렇게 구체적으로 숫자를 공개한 것은 차세대 D램 공정 경쟁에서 앞서고 있다는 것을 강조하기 위한 포석으로 보인다. 그동안 D램 업계는 10나노대로 들어서며 구체적인 선폭 수치를 공개하지 않고 1세대(1x), 2세대(1y) 등 뒷자리를 기호로 나타내는 방식을 썼다.

삼성전자는 이번 차세대 D램과 관련해 '업계 최초'라는 수식어도 달았다. 앞서 지난 11월 미국의 마이크론테크놀로지가 업계 최초로 1b 공정을 적용한 D램을 세계 최초로 선보였다고 밝혔는데, 이보다 회로 선폭을 더 줄였다는 의미로 추정된다. 이는 삼성전자가 경쟁사와 여전히 기술력에 초격차가 있음을 보여주려는 계산이다.

불필요한 오해를 일으킬 필요가 없다는 판단도 작용한 것으로 보인다.

최근 파운드리 업계 1위 TSMC는 외신 등에서 3나노 기반 파운드리 공정의 미세화 수준과 관련해 의혹의 눈초리를 받고 있다. 반도체 전문 매체 위키칩(WiKi Chip)은 최근 "TSMC의 3나노 1세대(N3) 공정 기반 SRAM은 반도체 셀 면적이 5나노 기반의 칩보다 불과 5% 작다"며 "전 제품 대비 공정 미세화의 진전이 없어 칩 설계 업체들에게 큰 도전이 되고 있다"고 평가했다.

앞서 삼성전자도 또 다른 메모리 반도체인 낸드 플래시 관련 수치를 구체적으로 공개하지 않아 논란의 대상이 된 바 있다. 그동안 낸드 플래시는 최소 단위인 '셀(Cell)'을 몇 개 쌓았느냐가 업체 간 핵심 경쟁 요소로 꼽혔다.

하지만 경쟁사들이 '적층 수'를 마케팅 요소로 적극적 활용하는 와중에도 삼성전자는 "적층 수가 중요한 것이 아니다"며 구체적인 수치를 공개하지 않았다. 이 같은 태도는 그동안 삼성전자의 낸드 경쟁력에 대한 의혹 논란을 낳기도 했다.

그러나 최근 삼성전자는 ‘8세대 V낸드’의 적층 수가 '236단'이라는 점을 홈페이지에 간접적으로 공개하며 사실상 업계 추정치를 인정하는 분위기다. 이와 함께 업계의 불필요한 논란을 불식시키고 삼성전자만의 초격차 기술력을 공언하는 효과도 있다.

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