[강해령의 하이엔드 테크] 3D D램 특집: GAA가 D램에 적용될 수도 있다고?

자료 출처/램리서치 SEDEX 2021 기조연설

[서울경제]

요즘 반도체 업계에서는 3차원(D)이 유행입니다. 이미 익숙해진 3D 낸드플래시 시장은 단수 경쟁이 치열하게 전개되고 있고요. 칩을 차곡차곡 쌓아 올리는 3D 패키징 기술도 관련 시장에서 각광받고 있죠.

하지만 우리에게 아직까지는 익숙하지 않은 3D 용어가 있습니다. '3D D램'. 혹시 들어보셨나요?

우리에겐 생소한 개념이지만, 부쩍 반도체 업계 곳곳에서 3D D램이 언급되기 시작하고 있습니다. 다 만들어진 2D D램 칩을 수직으로 쌓는 고대역폭메모리(HBM)가 아닌, 마치 낸드플래시처럼 한 개 다이(die) 안에 D램 셀을 차곡차곡 쌓아 올리는 또다른 패러다임의 D램 말이죠. 그렇다면 과연 이 3D D램이 무엇이길래 요즘 유명세를 타는지, 현재까지 기술적 장벽은 무엇인지에 대해 취재한 내용을 차근차근 풀어보도록 하겠습니다.

□왜 3D D램 이야기가 나올까

사실 3D D램 개념이 아예 없었던 것은 아닙니다. 하지만 최근 미국 메모리 업체 마이크론 테크놀로지, 세계 장비 1위 업체 어플라이드 머티어리얼즈, 램리서치, ASML 등이 3D D램에 대해 연달아 언급한 것이 상당히 눈에 띄네요. 각 사의 의견이 조금씩 차이는 있습니다. 구체적 정보는 아래 표를 참고해주세요.

마이크론, 어플라이드 머티어리얼즈, 램리서치, ASML 등 글로벌 반도체 업체 관계자나 회사가 주최한 컨퍼런스 참석자들이 최근 3D D램에 대해 다수 언급했습니다. 타 경쟁사와는 다르게, 페터르 베닝크 ASML CEO가 3D D램의 구현 가능성보다 하이-NA 노광 기술을 활용한 ‘스케일링(트랜지스터 축소)’이 더 유용할 것이라고 밝힌 점이 눈에 띕니다./자료=업계 취합

그러면 왜 요즘 3D D램 언급이 부쩍 늘어난 걸까. 오늘 이야기는 집적도에서부터 출발합니다. ‘0과 1 디지털 신호를 처리하고 전달하는 트랜지스터를 어떻게 하면 제한된 면적에 하나라도 더 넣을 것인가’라는 질문은 반도체 업계의 영원한 난제입니다.

중앙처리장치(CPU) 옆에서 정보를 빠른 속도로 기억하고 ‘토스’하는 장치인 D램도 마찬가지입니다. 삼성전자와 SK하이닉스는 최신 D램에 극자외선(EUV) 기술까지 도입하며 집적도 향상을 위한 승부수를 던졌습니다. 삼성전자는 EUV 기술로 24기가비트(Gb·기가는 10억), 그러니까 240억개 트랜지스터를 한 개 칩에 넣어 양산한 14나노 D램을 최근 발표하기도 했죠.

문제는 현존 D램(2D D램) 구조 특성 상, 수백억 개 트랜지스터를 단 1개 층에만 조밀하게 집어 넣어야 한다는 것입니다.

이 문제를 해결하기 위한 최선이자 유일한 방법은 트랜지스터 크기 줄이기입니다. 그런데 질문은 계속됩니다. 새로운 D램 규격인 DDR5의 최대 용량은 64Gb인데, 앞으로 트랜지스터 크기 축소만으로 640억개를 한 개 평면에 모두 집어넣을 수 있을까. 또 트랜지스터의 콤비이자 전하량으로 0과 1 디지털 신호를 기억하는 기둥인 ‘캐패시터’도 점차 유약하고 가늘어져 겨우 쓰러지지 않는 상황인데, 정녕 공정 노드를 줄여나가는 것만이 방법일까?

이런 문제 의식이 갈수록 커지면서 대안으로 등장한 것이 바로 3D D램입니다. 하나의 평면에 옹기종기 모인 '트랜지스터'를 장치 여러 곳으로 분산 시켜 층층이 쌓아 올리면서 패러다임 변화를 겨냥하는 아이디어입니다.

업계에서는 3D D램 양산 시점을 2025년 이후로 보고 있습니다./자료=어플라이드 머티어리얼즈

다시 숫자로 표현해볼까요.

만약 D램을 약 40개 층(레이어)으로 쌓을 수 있다면, 24Gb D램 기준 한 개 레이어에 6억 개(6억x40층=240억) 트랜지스터를 배치하고 40층으로 쭉 쌓아 올릴 수 있는 셈입니다. 이렇게 트랜지스터를 분산하면 간격이 보다 여유로워져 누설 전류와 간섭이 줄고, 트랜지스터 면적을 줄이는 부담까지 덜 수 있는 것이죠.

기존(왼쪽)에는 하나의 메모리 셀(1개 트랜지스터+1개 캐패시터) 수 억 개가 수직으로 붙어있었지만, 3D D램은 한 개 메모리 셀이 눕혀져서 차곡차곡 쌓이는 형태입니다./자료 제공=어플라이드 머티어리얼즈

그런데 이러한 의식의 흐름, 뭔가 익숙하죠? 네, 수년 전 있었던 3D 낸드플래시 혁신 과정과 비슷합니다. 기존에는 평면에 저장 공간을 펼쳐 놓았지만, 삼성전자가 이 저장 공간을 수직으로 쌓는 V낸드를 2013년 첫 양산한 후 지금은 치열한 단수 ‘쌓기’ 경쟁이 벌어지고 있죠. 앞으로 이러한 단수·집적도 경쟁이 D램 분야에도 적용될 수 있다는 이야기로도 요약됩니다.

그럼 이제 한걸음 더 들어가 봅시다. 세계 유력 메모리 업체들이 3D D램에 대해 고민해왔던 흔적을 하나씩 살펴봅시다.

□삼성전자 3D D램 특허에는 GAA가 등장한다

3D D램 구조에 대한 특허는 삼성전자와 마이크론 테크놀로지에서 낸 적이 있습니다. 아직 양산까지 최소한 5년 이상 남은 것으로 예상되지만, 어쨌든 이 특허는 각사 3D D램 연구의 방향성과 지표를 보여주는 자료임에는 틀림이 없습니다.

삼성전자의 3D D램 개념도. 특허에는 ‘게이트-올-어라운드' 방식 트랜지스터도 언급돼 있습니다.

우선 2019년 등록된 삼성전자 3D D램 특허부터 살펴봅시다. 삼성의 3D D램 구조는 기존 2D D램을 가로로 눕혀서 차곡차곡 쌓은 모습으로 보여집니다. 나무 젓가락 모양 캐패시터가 가로로 길쭉하게 뻗어 있어서, 이들이 쓰러지지 않도록 칩 바깥 쪽에 커다란 직사각형 지지대를 설치한 모습도 보이시죠.

가장 흥미로운 포인트는 트랜지스터 구조입니다. 삼성전자는 이 특허에서 3D D램 트랜지스터를 설명하면서 게이트-올-어라운드를 언급합니다. 게이트-올-어라운드(GAA). 요즘 참 많이 언급되는 단어죠? 삼성전자가 내년 상반기 3나노(㎚·10억분의 1억m) 파운드리 칩에 적용하겠다는, '포스트 핀펫'으로 불리는 그 트랜지스터 구조 맞습니다.

현재 삼성 파운드리사업부에서 소개하는 GAA는 한 개 게이트(전류 흐름을 제어하는 대문)에 여러 개 채널(전류가 흐르는 통로)을 넣었지만, 1개 트랜지스터-1개 캐패시터로 만들어지는 D램 셀에서는 1개의 채널만 게이트가 감싸는 모습입니다. 집적 방식 개선은 물론 공정 고도화로 트랜지스터 성능까지 업그레이드 하겠다는 시도가 눈에 띕니다.

언젠가 삼성전자가 3D D램을 생산한다고 선언하면, 여기에 GAA 구조를 적용하게 될까요? 재밌는 관전 포인트가 될 것 같습니다.

□새로운 캐패시터 구조로 '심플함'을 추구하는 마이크론

출처=마이크론 테크놀로지 특허 자료

다음은 세계 3위 D램 업체 마이크론 테크놀로지의 2019년 특허 등록된 3D D램 구조입니다. 기존 2D D램 소자 구조와는 전혀 다른 방법을 택한 것이 눈에 띕니다. 삼성전자가 기존 2D D램 구조를 눕혀 놓고 보조 장치 등을 도입했다면, 마이크론은 길쭉한 캐패시터 모양을 동그란 통조림 모양으로 고안한 것이 특징입니다.

조금 더 쉽게 설명하면, 직육면체 바(Bar) 모양 메모리 셀에 구멍을 뚫어서 네모난 트랜지스터를 심고, 옆에 동그란 구멍을 뚫어서 캐패시터를 넣은 후 마치 도시락 세트처럼 만들어서 셀을 차곡차곡 쌓아 올리는 형태입니다.

GAA 공정 같은 까다로운 공정이 필요치 않은, 상대적으로 단순한 구조가 장점이지만 문제점도 있습니다. D램 핵심 요소인 캐패시터 면적이 기존보다 크게 줄어 용량이 축소될 수 있다는 것입니다. 캐패시터 면적을 개선할 방법을 찾아내는 것이 마이크론의 가장 큰 숙제가 될 것으로 보입니다.

□컨셉은 좋은데, 아직은 '산 넘어 산'

3D D램의 구조는 정말 이상적입니다. 어렵지 않게 구현할 수만 있다면 너무 좋겠지만, 아직까지 기술적 장벽이 많이 남아있습니다.

실리콘으로 3D D램을 만들 때의 공정을 간략하게 요약한 그림. 실리콘 저마늄(SiGe)과 실리콘을 순서대로 성장시켜(에피택셜) SiGe를 제거한 다음, 원자층 증착과 절연막 형성 등으로 메모리를 완성하는 방법입니다. SiGe를 제거한 뒤 생긴 틈을 메우는(Gapfill) 고난도 공정, 미세한 틈을 선택적으로 증착하거나 식각하는 방법이 더 연구돼야 합니다./자료제공=시티증권

첫째로, 어떤 소재를 사용할 것인가에 대해 결정되지 않았습니다. 기존 D램 주요 소재이기도 한 실리콘(Si)을 메인으로 위 그림처럼 3D 칩을 제조한다면 정보처리 속도는 기존처럼 유지되겠지만, 공정 특성 상 난도가 높고 복잡다단해서 비용과 제조 시간이 크게 늘어난다는 단점이 있습니다.

반면 기존처럼 실리콘을 활용하지 않고, 낸드 셀 적층에도 활용했던 ‘폴리 실리콘’을 기반으로 제조하는 방법도 있습니다. 폴리실리콘과 절연막을 차례로 증착해 만드는 게 골자인데, 이 공정을 도입하면 앞선 방법에 비해 훨씬 수월하고 심플해지는 장점이 있습니다. 그러나 속도가 생명인 D램의 전자 이동이 크게 저하되는 단점이 있습니다. 폴리 실리콘 기반 칩은 단결정인 실리콘 기반보다 전자가 이동하는 경로에 더 많은 장애물이 있다는 특성을 가지고 있거든요. 둘 중 어느 방법이 더 나은지, 각 단점을 극복할 개선 방향은 어떤 것이 있는지 해답을 찾아야 합니다.

둘째, '캐패시터 성능을 어떤 방식으로 기존처럼 유지하느냐' 입니다. 삼성전자와 마이크론이 서로 다른 모양의 캐패시터 모양을 특허로 냈지만, 장·단점이 분명해 어떤 방안이 더 현명할지 더 많은 고민이 필요한 것 같습니다. 일각에선 아예 캐패시터를 없애는 ‘캡리스’도 고안이 되고 있다고 합니다.

이외에도 D램 주변 회로부(peripheral)는 3D D램의 어느 부분에 어떤 방식으로 놓아야 효율적인지, 회로 구석구석을 어떻게 깎아내고 필요한 부분에만 박막을 씌울 것인지 등 극악한 공정 난도에 대한 정답이 알려져 있지 않습니다. 따라서 지금의 패러다임을 누가, 언제, 어떻게 바꿀 것인 지도 불확실한 상황입니다.

□3D D램은 '게임 체인저'가 될 수 있을까

그럼에도 업계에서 3D D램이 허황된 아이디어가 아닌 '패러다임 시프트'의 주인공이 될 것이라는 가능성을 점치는 이유는 △기존 방식으로는 한계가 다가오지만 트랜지스터 집적도는 계속 올라가야 하고 △이미 세계 곳곳에서 3D D램 연구가 활발히 진행되고 있기 때문입니다.

앞서 마이크론 테크놀로지 고위 관계자가 이야기 했듯이, 세계 곳곳에서 칩 제조사와 소재·부품·장비 업계 및 학계가 끈끈하게 협력해 미래 주도권을 쟁취하기 위한 준비를 하고 있는 것으로 보여집니다.

선단 반도체 기술이 국가 패권을 좌우하는 시대가 도래한 만큼 우리나라도 불씨를 당겨야 한다는 업계 지적입니다. 세계 1·2위 회사 주도로 한 개방된 국내 생태계가 마련돼 다양한 분야 인력이 관련 원천 기술 확보에 대응해야 한다는 주장이 나오고 있습니다.

일각에서는 반도체 굴기를 꿈꾸는 후발주자 중국이 우연히 3D D램 핵심 설계 기술을 확보하게 된다면, 차세대 D램 시장 주도권이 아예 바뀔 지도 모른다는 긴장 섞인 우려도 있습니다.

과연 5년 뒤 D램 시장은 어떤 모습일지 바뀌어 있을지, 3D D램은 우리 앞에 어떤 모습으로 나타나있을지 기대해보면서 마무리하겠습니다.

강해령 기자 hr@sedaily.com