미래 먹거리 반도체 '3D 패키징'.. 앞서가는 TSMC, 추격하는 삼성

TSMC, 연말까지 7나노 제품 인증 마무리
하이브리드 본딩 폭 줄이는 SoIC 개발
삼성전자, X-큐브·2.5D 결합 기술 개발 총력
"칩 간 거리 줄여 전송 속도 등 개선할 듯"

대만 반도체 위탁 생산 회사 TSMC. /로이터 연합뉴스

반도체 미세화 공정이 물리적인 한계에 다가서면서 여러 종류의 반도체 칩을 1개의 칩처럼 결합하는 3차원(3D) 반도체 패키징 기술이 미래 먹거리로 떠오르고 있다. 업계 1위 대만 TSMC가 가장 앞선 기술을 선보이며 치고 나가는 가운데, 삼성전자의 추격이 거세지고 있다.

18일 전자업계와 외신 등에 따르면 TSMC는 3D 패키징 기술을 7㎚(나노미터·1㎚는 10억분의 1m) 기반 반도체 양산에 적용하기 위한 준비 작업을 올해 안에 마무리할 계획이다. 대만 북부에 있는 기존 패키징 시설인 마오리현 공장에 4분기 내에 신규 장비를 투입, 7㎚ 제품 인증을 마무리한다는 것이다.

대만 디지타임스는 최근 “TSMC가 3D 패키징 기술을 7㎚ 제품에 적용하기 위한 준비를 연말까지 마무리하기로 했다”라며 “TSMC는 고급 패키징 기술인 SoIC(System on Integrated Chip)로 반도체 성능을 강화, 기술 우위를 점한다는 전략을 펼치고 있다”라고 했다.

반도체 패키징 공정 시장 전망. /그래픽=김란희

SoIC는 TSMC의 반도체 패키징 브랜드다. 칩을 쌓는 기존 3D 패키징과 방식은 동일하지만 전자 이동 통로를 더 가늘게 만들고 칩 간 거리를 줄여 데이터 전송 속도를 높였다. 또 기존 패키징과 달리 하이브리드 본딩을 사용해 전력 효율을 개선했다.

기존 패키징은 중앙처리장치(CPU), 그래픽처리장치(GPU) 등 로직 반도체를 쌓을 때 칩과 칩 사이에 전기적으로 연결하기 위한 동그란 반구 모양의 금속 재질의 마이크로 범프를 채택했다. 칩을 연결하기 위해 아주 작은 크기의 땜질을 한 것이다.

하지만 범프가 공간을 많이 차지하고, 범프끼리 엉겨 붙어 불량이 발생하는 문제가 계속되자 TSMC는 범프 대신 전자가 잘 이동할 수 있는 구리를 넣어 칩을 포개는 하이브리드 본딩 기술을 개발했다. SoIC 기술의 핵심은 하이브리드 본딩의 폭을 얼마나 줄일 수 있는지에 달려있다.

TSMC의 SoIC 기술은 기존 시스템온칩(SoC·그림 a)와 비교해 칩 크기, 웨이퍼 분배 기술이 달라 이종 통합이 가능하다. /TSMC 제공

TSMC는 현재 9㎛(마이크로미터·100만분의 1m) 수준의 하이브리드 본딩 폭을 개발해 사용하고 있는데, 2030년부터는 본딩 폭을 10분의 1 수준으로 줄이겠다는 계획이다. 삼성전자를 포함한 대부분의 업체들이 30㎛ 크기의 마이크로 범프를 사용하는 것과 비교해 약 2년 앞선 기술로 평가받는다.

TSMC는 반도체 패키징이 미세화 공정을 대신할 새로운 먹거리가 될 것으로 기대하고 있다. 반도체는 회로 선폭이 좁을수록 저전력·고효율 칩을 만들 수 있는데, 미세화 공정은 수년 내 물리적 한계에 도달할 것으로 예상되기 때문이다.

TSMC, 삼성전자 등 주요 반도체 업체들은 3D 패키징이 반도체의 성능과 전력 효율을 획기적으로 높이는 기술이 될 것으로 전망하고 있다. 공정 미세화를 통한 반도체 자체의 성능 개선과 별개로 각각의 칩을 연결하면서 발생하는 성능 저하 문제를 해결하는 게 전체 반도체 성능 개선에 효과적이라고 판단한 것이다.

로직 칩과 고대역폭 메모리가 결합된 반도체 패키징 모습. /삼성전자 제공

현재 상용화된 패키징 기술은 10㎚ 이상 반도체에 사용하고 있는데, TSMC가 7㎚ 제품 인증을 마치고 내년부터 양산에 나설 경우 패키징 기술 발전은 더 빨라질 것으로 보인다. 동시에 TSMC는 5㎚ 공정 양산을 위한 패키징 기술을 개발하기 위해 패키징 기판 1위 업체인 일본 이비덴과의 협력을 강화하고 있다. 패키징 분야에서 기술 격차를 더욱 벌려나가겠다는 전략이다.

삼성전자 역시 패키징 기술을 미래 먹거리로 육성하고 있다. 삼성전자는 지난해 8월 3D 패키징 기술인 X-큐브를 선보였는데, 이 기술은 극자외선(EUV) 공정으로 만든 시스템온칩(SoC)과 캐시메모리(SRAM)를 실리콘관통전극(TSV)으로 연결해 주목받았다. 실리콘관통전극은 기존의 본딩 방식과 달리 칩에 수백개의 미세 구멍을 뚫어 상단 칩과 하단 칩의 구멍을 전극으로 연결하는 기술이다. 전자가 이동하는 거리가 줄어 동작 속도와 전력 효율을 높일 수 있다.

삼성전자는 X-큐브와 2.5D 기술을 결합한 차세대 기술을 개발, 패키징 시장 경쟁력을 높여간다는 계획을 세웠다. 업계 관계자는 “TSMC와 삼성전자의 패키징 기술 사이에는 구조적인 차이가 있지만, 칩 간 거리를 줄여 성능을 개선한다는 지향점은 동일하다”라며 “삼성전자가 새로운 기술 개발에 적극적으로 나선 만큼 패키징 시장에서 업체 간 경쟁이 더욱 치열해질 것으로 보인다”라고 했다.

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