[글로벌테크코리아 2021] 김종헌 네패스 CTO "차세대 패키징 기술 상용화 박차"

김종헌 네패스 CTO가 반도체 백엔드 파운드리로서의 첨단패키징 기술의 진화에 대해 발표하고 있다. 박지호기자 jihopress@etnews.com

네패스가 차세대 패키징 기술 상용화에 박차를 가한다. 고성능·고집적 반도체 수요에 대응하기 위한 전략이다. 네패스의 차세대 패키징 기술인 '시스템인패키지(SiP)'와 '팬아웃패널레벨패키지(FO-PLP)' 양산도 본격화한다.

김종헌 네패스 최고기술책임자(CTO)는 '글로벌 테크 코리아 2021' 주제발표를 통해 반도체 후공정 분야 패키징 기술 동향을 소개했다.

김 CTO는 전자제품이 소형화되고 고집적 반도체 수요가 커지면서 반도체 SiP 기술 적용이 확대되고 있다고 평가했다. SiP는 기판과 와이어 본딩을 배제해 반도체 고성능·고집적화를 돕는 패키징 기술이다.

네패스는 인쇄회로기판(PCB) 대신 차세대 패키징 기술인 웨이퍼레벨패키지(WLP)와 패널레벨패키지(PLP)를 활용한 'nSiP'를 개발했다. PCB 대비 반도체 모듈 크기를 3분의 1로 줄일 수 있다.

김 CTO는 “(전자제품이) 경박단소화하면서 기존 패키지 기술에서 '고급 패키지(Advanced package)' 기술로 전환하고 있다”면서 “고급 패키지 기술 내 고성능·고밀도화, 저전력화 요구에 따라 후공정 적용도 가속화되고 있다”고 말했다. SiP 기술의 적용이 확대될 것이란 의미다.

네패스는 또 다른 차세대 기술인 FO-PLP도 양산을 개시했다.

김 CTO는 “가로×세로 600㎜ 크기 FO-PLP 양산에 성공에 차세대 패키징 기술을 주도할 수 있게 됐다”고 강조했다.

팬아웃(FO)은 반도체 입·출력 단자(I/O)를 칩 바깥으로 배치, I/O 수를 늘릴 수 있는 기술이다. 칩 전기적 성능과 열 효율성을 높일 수 있다. PLP는 사각형 패널 위에 칩과 기기를 직접 연결하는 방식이다. 사각형이라 원형 대비 버리는 테두리를 최소화할 수 있다. 그만큼 많은 칩을 생산할 수 있다는 의미다. 이런 강점 덕분에 WLP보다 앞선 기술로 평가된다.

또 300㎜(12인치) 원형 웨이퍼 한 장 대비 5~6배 많은 칩(다이)을 생산할 수 있다. 보통 PLP는 WLP 방식보다 생산성이 96% 높은 것으로 알려졌다.

김 CTO는 앞으로 반도체 산업에서 패키징 기술 영향력이 확대될 것으로 내다봤다. 이에 따라 전공정과 더불어 균형 잡힌 반도체 산업 성장 필요성도 강조했다.

그는 “시스템 반도체 경쟁력, 후공정 파운드리 산업을 균형적으로 발전시키기 위한 투자와 지원이 필요하다”고 덧붙였다.

권동준기자 djkwon@etnews.com, 변상근기자 sgbyun@etnews.com