UNIST "저온에서 원자층 두께 박막 입히는 반도체 기술 개발"

유기금속화학기상증착법 기반 공정법 고안…"다양한 전자 소자에 응용"

UNIST 서준기 교수팀 윗줄 왼쪽부터 고경민 연구원, 공동 제1저자 이욱희 연구원, 조한빈 연구원, 아랫줄 왼쪽부터 서준기 교수, 제1저자 김성연 연구원. [울산과학기술원 제공. 재판매 및 DB 금지]

(울산=연합뉴스) 김용태 기자 = 낮은 온도에서 원자층 두께의 막을 균일하고 안정적으로 입힐 수 있는 반도체 소재 공정 기술이 국내 연구진에 의해 개발됐다.

2일 울산과학기술원(UNIST)에 따르면 반도체 소재·부품 대학원 및 신소재공학과 서준기 교수팀은 정창욱 교수팀, 중국과학원 선전선진기술연구원 펑 딩(Feng Ding) 교수, 세종대 김성규 교수와 함께 유기금속화학기상증착법을 활용해 200도의 저온에서 얇은 막을 웨이퍼 단위의 대면적에 증착시킬 수 있는 박막 증착 공정법을 개발했다.

유기금속화학기상증착법은 화학 반응에 참여하는 기체상의 전구체를 활용해 정밀성이 높은 차세대 공정법이다.

반도체의 재료가 되는 웨이퍼 정도의 면적에도 박막을 증착시킬 수 있지만, 반응물을 합성시키기 위해서는 650도 이상의 높은 온도로 리간드를 분해해야 했다.

연구팀은 이 같은 한계를 극복하고자 2종의 주석 셀레나이드계 물질에 유기금속화학기상증착법을 적용했다.

연구팀은 주석 셀레나이드 박막을 낮은 온도로 증착시키기 위해 리간드가 분해되는 온도 구간과 박막이 증착되는 온도 구간을 물리적으로 분리했다.

증착법에 사용된 주석과 셀레늄 전구체의 비율을 조절하고, 전구체를 운반하는 아르곤 가스의 유량도 정밀 조절했다.

연구팀이 개발한 공정을 웨이퍼 전체에 적용한 결과 2종의 박막 모두 화학적으로 변하지 않고, 높은 결정성을 보인 것으로 나타났다.

또 원자층 수준의 두께 조절과 균일한 증착도 가능했다고 연구팀은 설명했다.

제1저자 김성연 연구원은 "이번 연구를 통해 기존 유기금속화학기상증착법의 한계를 극복했다"며 "향후 주석 셀레나이드 박막 소재 연구뿐만 아니라 다양한 전자 소자에 응용이 가능할 것"이라고 말했다.

서준기 교수는 "차세대 반도체 소재 맞춤형 공정 개발에 성공했다는 점에서 전자 소자 응용 연구를 가속할 것으로 기대한다"이라고 덧붙였다.

연구 결과는 나노 과학 분야 국제 학술지 '어드밴스드 머티리얼스'(Advanced Materials)에 지난달 10일 온라인으로 게재됐다.

연구는 과학기술정보통신부 한국연구재단 우수신진연구사업 및 차세대지능형반도체기술개발사업과 UNIST의 지원을 받았다.

yongtae@yna.co.kr

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